KR100444169B1 - 테스트용 세라믹 패키지 - Google Patents

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Abstract

본 발명은 테스트용 세라믹 패키지에 관한 것으로, 하나의 패키지에서 다수의 반도체칩을 테스트할 수 있고, 또한 다양한 크기의 반도체칩을 테스트할 수 있도록, 상부에 적어도 하나 이상의 제1면이 형성되어 있고, 상기 제1면의 외측으로는 상호 대향되며 대략 계단형으로 제2면, 제3면 및 제4면이 형성되어 있으며, 상기 각 제2면에는 다수의 내부단자가 형성되어 있고, 상기 각 내부단자에 연결되어서 외측으로는 배선패턴이 연장되어 있으며, 상기 각 배선패턴의 단부에는 외부단자가 연결되어 있는 세라믹 바디와; 상기 세라믹 바디의 제1면에 각각 접착되어 있으며, 상면에는 다수의 본딩패드가 형성된 다수의 반도체칩과; 상기 각 반도체칩의 본딩패드와 세라믹 바디의 각 내부리드를 상호 전기적으로 연결하는 다수의 도전성와이어와; 상기 세라믹 바디의 각 제3면에 접착되어 상기 반도체칩 및 도전성와이어 등을 외부 환경으로부터 보호하는 대략 판상의 리드(lid)를 포함하여 이루어진 것을 특징으로 함.

Description

테스트용 세라믹 패키지{ceramic package for test}
본 발명은 테스트용 세라믹 패키지에 관한 것으로, 더욱 상세하게 설명하면 하나의 패키지에서 다수의 반도체칩을 테스트할 수 있고, 또한 다양한 크기의 반도체칩을 테스트할 수 있는 테스트용 세라믹 패키지에 관한 것이다.
일반적으로 완성된 반도체칩의 전기적 성능 테스트(function test)를 하는 방법은 두가지가 있다. 하나는 베어 웨이퍼(bare wafer)에서 수행하는 웨이퍼 레벨 테스트(wafer level test)이고, 다른 하나는 베어 웨이퍼에서 낱개의 반도체칩을 분리한 후 이를 패키징한 상태에서 수행하는 패키지 레벨 테스트이다.
상기 패키지 레벨 테스트를 하기 위해서는 먼저 반도체칩을 패키징하는 공정이 수행된다. 테스트용이 아닌 통상적인 패키지는 매우 다양한 형태로 발전되고 있으나, 반도체칩을 전기적으로 테스트하기 위한 형태는 그 제조의 용이성 때문에 주로 세라믹 패키지가 주류를 이루고 있다.
한편, 상기 테스트를 위한 세라믹 패키지 내측에는 전체가 고가의 금(Au)으로 도금되고, 재활용이 불가능한 사이드 브레이즈(side braze)가 장착되는데 이러한 종래의 테스트용 세라믹 패키지가 도1a 및 도1b에 도시되어 있으며, 이를 참조하여 종래 기술을 설명하면 다음과 같다.
도1a는 리드(40')(lid)가 제거된 상태의 종래 테스트용 세라믹 패키지(100'')를 도시한 평면도이고, 도1b는 도1a의 I-I선 단면도이다. 도1b에서는 상기 리드(40')가 점선으로 도시되어 있다.
도시된 바와 같이 상면 중앙에 대략 평면의 제1면(1')이 형성되고, 상기 제1면(1')의 외측으로는 제2면(2'), 제3면(3') 및 제4면(4')이 상호 대향되는 동시에 대략 계단형으로 형성된 세라믹 바디(10')가 형성되어 있다. 상기 세라믹 바디(10')의 제2면(2')에는 다수의 도전성 내부단자(5')가 배열되어 있고, 상기 세라믹 바디(10')의 외측 양측면에는 다수의 도전성 외부단자(7')가 배열되어 있다. 또한, 상기 내부단자(5')와 외부단자(7') 사이에는 도전성 배선패턴(6')이 형성되어 있으며, 이러한 배선패턴(6')은 상기 세라믹 바디(10') 내측에 위치된다. 여기서, 상기 내부단자(5'), 배선패턴(6') 및 외부단자(7')는 모두 고가의 금(Au)으로 도금되어 있으며, 이를 총칭하여 사이드 브레이즈라고 한다.
이러한 사이드 브레이즈는 플라스틱 패키지 및 BGA(Ball Grid Array) 패키지에서 범용적으로 사용되는 리드프레임(lead frame) 및 섭스트레이트(substrate)와 동일한 역할을 하는 원재료로서 이는 반도체칩(20')을 장착한 후, 상기 반도체칩(20')의 전기적 성능을 테스트하는데 이용된다.
한편, 상기 세라믹 바디(10')의 제1면(1')에는 반도체칩(20')이 접착되어 있다. 상기 제1면(1')은 통상 패들(paddle)이라고도 한다. 상기 반도체칩(20')은 상면에 다수의 본딩패드(21')가 형성되어 있으며, 상기 본딩패드(21')는 도전성와이어(30')에 의해 상기 내부단자(5')에 전기적으로 접속되어 있다. 따라서, 반도체칩(20')의 전기적 신호는 본딩패드(21'), 내부단자(5'), 배선패턴(6') 및 외부단자(7')를 통하여 외부 장치와 교환된다.
한편, 상기 제3면(3')에는 상기 반도체칩(20') 및 도전성와이어(30') 등을 외부 환경으로부터 보호하기 위해 리드(40')가 접착되며, 상기 제3면(3')을 통상윈도우(window)라고도 한다.
이러한 테스트용 세라믹 패키지의 전기적 성능 테스트는 일예로 외부단자(7')의 핀 넘버(pin number) 1번에 전기적 신호를 인가하면 배선패턴(6')을 따라 내부단자(5')의 핀 넘버 1번에 신호가 전달되고, 이것은 다시 도전성와이어(30')를 따라 반도체칩(20') 내부의 본딩패드(21')와 연결된 후 내부의 반도체 회로 동작후 소정의 전기적 신호가 특정한 본딩패드(21')로 출력된다. 그러면 상기 전기적 신호는 도전성와이어(30'), 내부단자(5'), 배선패턴(6') 및 외부단자(7')를 경유하여 외부장치로 출력됨으로써, 반도체칩(20')의 전기적 성능 테스트가 수행되는 것이다.
이러한 테스트용 세라믹 패키지는 제조의 용이성 때문에 패키지 레벨에서 반도체칩의 전기적 성능 테스트에 널리 사용되고 있으나, 원재료인 사이드 브레이즈는 리드프레임 및 섭스트레이트에 비해 매우 고가이며 또한 제작하는데 많은 시간이 소요되며, 한번 사용(반도체칩이 장착되어 전기적 특성 테스트를 실시함)된 사이드 브레이즈는 재활용이 불가능하다. 또한 리드프레임 및 섭스트레이트는 개별 칩싸이즈에 따라 반도체칩이 장착되는 패들을 설계하여 제작이 이루어져 대량 생산에 비해 사이드 브레이즈는 패들이 규격화되어 있으며, 반도체칩의 전기적 특성을 검사하는데 소량이 사용된다.
또한, 통상 칩싸이즈(chip size)는 소자의 고집적화와 고용량화에 따라 다양해지는 추세이며, 반도체칩의 디자인 룰(design rule)의 변경에 따라 또는 버젼(version)에 따라 칩싸이즈의 변화속도도 빨라지고 있는데 사이드 브레이즈의규격화된 패들은 다양한 칩싸이즈에 어느 정도 변화를 수용할 수 있다 하여도 탑재 가능한 칩싸이즈에는 한계가 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 하나의 패키지에서 다수의 반도체칩을 테스트할 수 있고, 또한 다양한 크기의 반도체칩을 테스트할 수 있는 테스트용 세라믹 패키지를 제공하는데 있다.
도1a는 리드(lid)가 제거된 상태의 종래 테스트용 세라믹 패키지를 도시한 평면도이고, 도1b는 도1a의 I-I선 단면도이다.
도2a 및 도2b는 리드가 제거된 상태의 본 발명에 의한 테스트용 세라믹 패키지를 도시한 평면도이다.
도3a 및 도3b는 본 발명에 의한 테스트용 세라믹 패키지로서, 서로 다른 층에 배선패턴이 형성된 상태를 도시한 평면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102; 본 발명에 의한 테스트용 세라믹 패키지
10; 세라믹 바디(ceramic body) 1; 제1면
2; 제2면 3; 제3면
4; 제4면 5; 내부단자
6; 배선패턴 7; 외부단자
20; 반도체칩 21; 본딩패드(bonding pad)
30; 도전성와이어(conductive wire) 40; 리드(lid)
상기한 목적을 달성하기 위해 본 발명에 의한 테스트용 세라믹 패키지는 상부에 적어도 하나 이상의 제1면이 형성되어 있고, 상기 제1면의 외측으로는 상호 대향되며 대략 계단형으로 제2면, 제3면 및 제4면이 형성되어 있으며, 상기 각 제2면에는 다수의 내부단자가 형성되어 있고, 상기 각 내부단자에 연결되어서 외측으로는 배선패턴이 연장되어 있으며, 상기 각 배선패턴의 단부에는 외부단자가 연결되어 있는 세라믹 바디와; 상기 세라믹 바디의 제1면에 각각 접착되어 있으며, 상면에는 다수의 본딩패드가 형성된 다수의 반도체칩과; 상기 각 반도체칩의 본딩패드와 세라믹 바디의 각 내부리드를 상호 전기적으로 연결하는 다수의 도전성와이어와; 상기 세라믹 바디의 각 제3면에 접착되어 상기 반도체칩 및 도전성와이어 등을 외부 환경으로부터 보호하는 대략 판상의 리드(lid)를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 각각의 제1면은 그 면적이 상호 다르게 형성될 수 있다.
또한, 상기 각각의 제2면에 형성된 내부단자와 연결된 배선패턴은 상호 전기적으로 쇼트되지 않도록 서로 다른 평면에 형성됨이 바람직하다.
상기와 같이 하여 본 발명에 의한 테스트용 세라믹 패키지에 의하면 한개의 패들(제1면)을 갖는 종래 기술에 비해 다수개(두개)의 패들(제1면)을 가짐으로써, 반도체칩의 전기적 성능 테스트 효율이 증가된다.
또한, 다수개의 패들(제1면) 각각의 면적이 상이함으로써, 다양한 크기의 반도체칩을 능동적으로 수용하여 테스트할 수 있는 장점이 있다.
더불어, 종래 기술에 비해 서로 다른 층에 형성된 배선패턴의 길이가 상대적으로 짧아 전기 전도성이 우수한 장점이 있다.
(실시예)
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 리드(lid)가 제거된 상태의 본 발명에 의한 테스트용 세라믹 패키지(101,102)를 도시한 평면도이다.
도시된 바와 같이 상부에 적어도 하나 이상의 제1면(1)(패들)이 형성되어 있고, 상기 제1면(1)의 외측으로는 상호 대향되며 대략 계단형으로 제2면(2), 제3면(3) 및 제4면(4)이 순차적으로 형성되어 있으며, 상기 각 제2면(2)에는 다수의 내부단자(5)가 형성되어 있고, 상기 각 내부단자(5)에 연결되어서 외측으로는 배선패턴(6)이 연장되어 있으며, 상기 각 배선패턴(6)의 단부에는 외부단자(7)가연결되어 있는 세라믹 바디(10)가 구비되어 있다.
여기서, 상기 제1면(1)의 면적은 도2a에서와 같이 서로 동일하거나 또는 도2b에 서와 같이 서로 다를 수 있다. 상기 도2b에서와 같이 제1면(1)의 면적이 서로 다른 경우에는 서로 다른 크기의 반도체칩(20)을 테스트할 수 있는 장점이 있다.
또한, 상기 각각의 제1면(1)에는 반도체칩(20)이 접착되어 있으며, 상기 반도체칩(20)은 상면에 다수의 본딩패드(21)가 형성되어 있다.
또한, 상기 각 반도체칩(20)의 본딩패드(21)와 세라믹 바디(10)의 각 내부리드(40)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(30)에 의해 상호 전기적으로 연결되어 있다.
마지막으로, 상기 세라믹 바디(10)의 각 제3면(3)(윈도우)에는 대략 판상의 리드(도시되지 않음)가 접착됨으로써, 상기 각 반도체칩(20) 및 도전성와이어(30) 등이 외부 환경으로부터 보호 가능하게 되어 있다.
한편, 도3a 및 도3b는 본 발명에 의한 테스트용 세라믹 패키지로서, 서로 다른 층에 배선패턴(6)이 형성된 상태를 도시한 평면도이다. 여기서, 상기 도3a에는 하나의 제1면(1)만이 도시되고, 도3b에는 다른 제1면(1)이 도시되어 있지만, 상기 도3a 및 도3b의 각 제1면(1)은 하나의 세라믹 바디(10)에 형성된 것이며, 이해의 편의를 의해 각각 도시한 것이다.
또한, 상기 각 제2면(2)에 형성된 내부단자(5)와 연결되는 배선패턴(6)은 상호 전기적으로 쇼트되지 않도록 서로 다른 평면에 형성되어 있다. 즉, 도3a에 도시된 배선패턴(6)과 도3b에 도시된 배선패턴(6)은 상호 전기적으로 쇼트되지 않도록 서로 다른 평면(층)에 형성되어 있다. 물론, 상기 각 배선패턴(6)은 독립적인 각각의 외부단자(7)에 연결되어 있다.
이러한 테스트용 세라믹 패키지의 전기적 성능 테스트는 일예로, 외부단자(7)의 핀 넘버 1번에 전기적 신호를 인가하면 이것에 연결된 배선패턴(6)을 따라 내부단자(5)의 핀 넘버 1번에 신호가 전달되며, 이어서 도전성와이어(30)를 통해 반도체칩(20) 내부의 본딩패드(21)에 전달됨으로써, 어느 한 반도체칩(20)의 전기적 성능 테스트가 이루어진다.
또한, 외부단자(7) 핀 넘버 7번에 전기적 신호를 인가하면 이것에 연결된 배선패턴(6)을 따라 내부단자(5)의 핀 넘버 1번에 신호가 전달되며, 이어서 도전성와이어(30)를 통해 반도체칩(20) 내부의 본딩패드(21)에 전달됨으로써, 다른 반도체칩(20)의 전기적 성능 테스트가 이루어진다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 테스트용 세라믹 패키지에 의하면 한개의 패들(제1면)을 갖는 종래 기술에 비해 다수개(두개)의 패들(제1면)을 가짐으로써, 반도체칩의 전기적 성능 테스트 효율이 증가하는 효과가 있다.
또한, 다수개의 패들(제1면) 각각의 면적이 상이함으로써, 다양한 크기의 반도체칩을 능동적으로 수용하여 테스트할 수 있는 효과가 있다.
더불어, 종래 기술에 비해 서로 다른 층에 형성된 배선패턴의 길이가 상대적으로 짧아 전기 전도성이 우수한 효과가 있다.

Claims (3)

  1. (정정) 상부에 적어도 하나 이상의 제1면이 형성되어 있고, 상기 각각의 제1면 외측 상부로는 상호 대향되며 대략 계단형으로 제2면, 제3면 및 제4면이 형성되어 있으며, 상기 각 제2면에는 다수의 내부단자가 형성되어 있고, 상기 각 내부단자에 연결되어서 외측으로는 배선패턴이 연장되어 있되, 상기 각각의 제2면 외부에 형성된 배선패턴은 상호 전기적으로 쇼트되지 않도록 서로 다른 평면에 형성되어 있으며, 상기 각 배선패턴의 단부에는 외부단자가 연결되어 있는 세라믹 바디;
    상기 세라믹 바디의 제1면에 각각 접착되어 있으며, 상면에는 다수의 본딩패드가 형성된 다수의 반도체칩;
    상기 각 반도체칩의 본딩패드와 세라믹 바디의 각 내부리드를 상호 전기적으로 연결하는 다수의 도전성와이어; 및,
    상기 세라믹 바디의 각 제3면에 접착되어 상기 반도체칩 및 도전성와이어 등을 외부 환경으로부터 보호하는 대략 판상의 리드(lid)를 포함하여 이루어진 테스트용 세라믹 패키지.
  2. 제1항에 있어서, 상기 각각의 제1면은 그 면적이 상호 다른 것을 특징으로 하는 테스트용 세라믹 패키지.
  3. (삭제)
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