JPH09152449A - 露出された共通パッドを有するマルチチップパッケージ - Google Patents
露出された共通パッドを有するマルチチップパッケージInfo
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- JPH09152449A JPH09152449A JP8204539A JP20453996A JPH09152449A JP H09152449 A JPH09152449 A JP H09152449A JP 8204539 A JP8204539 A JP 8204539A JP 20453996 A JP20453996 A JP 20453996A JP H09152449 A JPH09152449 A JP H09152449A
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Abstract
(57)【要約】
【課題】 別途にテスト用の内部回路を設けることな
く、パッケージレベルで各チップの不良をテストするこ
とにある。 【解決手段】 複数の半導体チップ１４、１６との間を
電気的に連結するための所定の導電性パターンは当該各
半導体チップ１４、１６のデータ入・出力信号を伝送す
る複数の第１導線を備えて、前記第１導線は共通パッド
２０により連結されており、かつ、前記共通パッド２０
は前記基板の第１面の反対側に位置する第２面に露出さ
れていることを特徴とする。
く、パッケージレベルで各チップの不良をテストするこ
とにある。 【解決手段】 複数の半導体チップ１４、１６との間を
電気的に連結するための所定の導電性パターンは当該各
半導体チップ１４、１６のデータ入・出力信号を伝送す
る複数の第１導線を備えて、前記第１導線は共通パッド
２０により連結されており、かつ、前記共通パッド２０
は前記基板の第１面の反対側に位置する第２面に露出さ
れていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、マルチチップパ
ッケージに関し、より詳細には、パッケージレベルで各
々のチップの動作状態をテストすることができるよう
に、内部の共通パッドが外部に露出される構造を有する
マルチチップパッケージに関する。
ッケージに関し、より詳細には、パッケージレベルで各
々のチップの動作状態をテストすることができるよう
に、内部の共通パッドが外部に露出される構造を有する
マルチチップパッケージに関する。
【０００２】
【従来の技術】マルチチップパッケージ（Multi Chip P
ackage、以下、ＭＣＰという）とは、複数の半導体チッ
プを一つのパッケージとして製品化したものである。上
記ＭＣＰは、ベアチップ（bare chip ）を基板に装着し
てパッケージにした後、製品の設計段階で設定した基準
に適合するかに関して、その機能とＡＣ、ＤＣパラメー
タ等の電気的な特性を検査されることになる。
ackage、以下、ＭＣＰという）とは、複数の半導体チッ
プを一つのパッケージとして製品化したものである。上
記ＭＣＰは、ベアチップ（bare chip ）を基板に装着し
てパッケージにした後、製品の設計段階で設定した基準
に適合するかに関して、その機能とＡＣ、ＤＣパラメー
タ等の電気的な特性を検査されることになる。
【０００３】前記ＭＣＰの基板上に装着されるベアチッ
プは、省コスト化のために、工程の初期段階で不良品を
振り分けるべきである。従って、たとえベアチップがＩ
Ｃテストを経た良品のダイであっても、基板に装着した
後、チップ間の内部連結工程及びパッケージ工程等によ
って、チップ自体に欠陥が生ずることもある。しかし、
ＭＣＰテストはパッケージレベルで行なわれるので、各
チップの欠陥を個別には区別しにくくなり、これらのチ
ップ中のいずれかに問題が生じても、ＭＣＰ製品全体が
不良処理される。
プは、省コスト化のために、工程の初期段階で不良品を
振り分けるべきである。従って、たとえベアチップがＩ
Ｃテストを経た良品のダイであっても、基板に装着した
後、チップ間の内部連結工程及びパッケージ工程等によ
って、チップ自体に欠陥が生ずることもある。しかし、
ＭＣＰテストはパッケージレベルで行なわれるので、各
チップの欠陥を個別には区別しにくくなり、これらのチ
ップ中のいずれかに問題が生じても、ＭＣＰ製品全体が
不良処理される。
【０００４】従って、これらの各チップの状態を検査す
る別途のテスト方法が要求されるため、従来はＭＣＰや
ＭＣＭ（Multi chip Module ）等のＭＣＰのパッケージ
レベルで内部に実装されるベアチップの機能及び状態を
テストすることを目的として、各チップの設計段階より
チップの内部に回路を設け、テストピンを形成させた境
界検索法（boundary scan testing ）を使用した。
る別途のテスト方法が要求されるため、従来はＭＣＰや
ＭＣＭ（Multi chip Module ）等のＭＣＰのパッケージ
レベルで内部に実装されるベアチップの機能及び状態を
テストすることを目的として、各チップの設計段階より
チップの内部に回路を設け、テストピンを形成させた境
界検索法（boundary scan testing ）を使用した。
【０００５】
【発明が解決しようとする課題】しかしながら、前記境
界検索法は、ＭＣＰに複数のピンを追加して配置し、内
部チップの入・出力端子に接続することができるが、こ
の際、ＭＣＰ基板上に各々のベアチップの電気的な連結
のための導線が必要となるので、ＭＣＰのサイズが大き
くなると共に、前記導線の微細線幅化及び微細ピッチ化
によって、電気的な雑音を引き起こすおそれがある。一
方、チップの高速化及び高密度化の趨勢に応答してチッ
プレベルでないパッケージレベルでＭＣＰテストを有用
に実行することが要望されていた。
界検索法は、ＭＣＰに複数のピンを追加して配置し、内
部チップの入・出力端子に接続することができるが、こ
の際、ＭＣＰ基板上に各々のベアチップの電気的な連結
のための導線が必要となるので、ＭＣＰのサイズが大き
くなると共に、前記導線の微細線幅化及び微細ピッチ化
によって、電気的な雑音を引き起こすおそれがある。一
方、チップの高速化及び高密度化の趨勢に応答してチッ
プレベルでないパッケージレベルでＭＣＰテストを有用
に実行することが要望されていた。
【０００６】本発明は、このような従来の課題に鑑みて
なされたものであり、その目的は、別途にテスト用の内
部回路を設けることなく、パッケージレベルで各チップ
の不良をテストすることができる構造を有する露出され
た共通パッドを有するマルチチップパッケージを提供す
ることにある。
なされたものであり、その目的は、別途にテスト用の内
部回路を設けることなく、パッケージレベルで各チップ
の不良をテストすることができる構造を有する露出され
た共通パッドを有するマルチチップパッケージを提供す
ることにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の第１の発明によるＭＣＰにおいて
は、複数の半導体チップと、前記複数の半導体チップが
取り付けられる基板の第１面と、前記複数の半導体チッ
プとの間を電気的に連結するための所定の導電性パター
ンを有する回路基板と、前記複数の半導体チップ及び前
記導電性パターンを保護するために前記基板の第１面上
に設けられる封止樹脂と外部との電気的な連結のための
外部リードとを備えたマルチチップパッケージにおい
て、前記所定の導電性パターンは前記各半導体チップの
データ入・出力信号を伝送する複数の第１導線を備え
て、前記第１導線は共通パッドにより連結されており、
かつ、前記共通パッドは前記基板の第１面の反対側に位
置する第２面に露出されていることを要旨とする。従っ
て、別途にテスト用の内部回路を設けることなく、パッ
ケージレベルで各チップの不良をテストできる。
に、請求項１記載の第１の発明によるＭＣＰにおいて
は、複数の半導体チップと、前記複数の半導体チップが
取り付けられる基板の第１面と、前記複数の半導体チッ
プとの間を電気的に連結するための所定の導電性パター
ンを有する回路基板と、前記複数の半導体チップ及び前
記導電性パターンを保護するために前記基板の第１面上
に設けられる封止樹脂と外部との電気的な連結のための
外部リードとを備えたマルチチップパッケージにおい
て、前記所定の導電性パターンは前記各半導体チップの
データ入・出力信号を伝送する複数の第１導線を備え
て、前記第１導線は共通パッドにより連結されており、
かつ、前記共通パッドは前記基板の第１面の反対側に位
置する第２面に露出されていることを要旨とする。従っ
て、別途にテスト用の内部回路を設けることなく、パッ
ケージレベルで各チップの不良をテストできる。
【０００８】請求項２記載の第２の発明は、前記基板は
貫通孔を有し、この貫通孔は、その内壁に導電性物質が
塗布されて当該貫通孔の上側及び下側には前記共通パッ
ド（導電性パッド）が設けられていることを要旨とす
る。従って、共通パッドを通じて外部から信号を印加し
たり検出したりすることができる。
貫通孔を有し、この貫通孔は、その内壁に導電性物質が
塗布されて当該貫通孔の上側及び下側には前記共通パッ
ド（導電性パッド）が設けられていることを要旨とす
る。従って、共通パッドを通じて外部から信号を印加し
たり検出したりすることができる。
【０００９】請求項３記載の第３の発明は、前記複数の
半導体チップは複数のメモリ素子及び、このメモリ素子
を制御するマイクロ素子とで構成され、前記第１導線は
前記複数のメモリ素子の入・出力データ端子と前記マイ
クロ素子のデータ端子とを連結し、前記マイクロ素子が
前記複数のメモリ素子を駆動・制御するための初期制御
信号は、前記メモリ素子の第１導線以外の導電性パター
ンを介して前記マイクロ素子から前記複数のメモリ素子
に供給されることを要旨とする。従って、Ｉ／Ｏデータ
をアクセスすることができると同時に、データの読出・
書込みを実行することによりチップの動作状態を確認で
きる。
半導体チップは複数のメモリ素子及び、このメモリ素子
を制御するマイクロ素子とで構成され、前記第１導線は
前記複数のメモリ素子の入・出力データ端子と前記マイ
クロ素子のデータ端子とを連結し、前記マイクロ素子が
前記複数のメモリ素子を駆動・制御するための初期制御
信号は、前記メモリ素子の第１導線以外の導電性パター
ンを介して前記マイクロ素子から前記複数のメモリ素子
に供給されることを要旨とする。従って、Ｉ／Ｏデータ
をアクセスすることができると同時に、データの読出・
書込みを実行することによりチップの動作状態を確認で
きる。
【００１０】請求項４記載の第４の発明は、前記貫通孔
は、半導体チップが取り付けられる前記基板の所定位置
に設けられていることを要旨とする。従って、半導体チ
ップから生ずる熱を外部に放出することができる。
は、半導体チップが取り付けられる前記基板の所定位置
に設けられていることを要旨とする。従って、半導体チ
ップから生ずる熱を外部に放出することができる。
【００１１】請求項５記載の第５の発明は、前記外部リ
ードは前記マルチチップパッケージに信号を送・受信す
るためのテストソケットの信号ピンに接続され、前記露
出された共通パッドは前記テストソケットのパッド接続
ピンに接続されているので、前記露出された共通パッド
を介して外部より信号を入・出力することができること
を要旨とする。従って、ＭＣＰのサイズには何らの影響
を与えないとともに、テストソケットと露出された共通
パッドとが直接接触することにより、各チップの動作中
においてパッケージレベルで個々のチップをテストする
ことができる。
ードは前記マルチチップパッケージに信号を送・受信す
るためのテストソケットの信号ピンに接続され、前記露
出された共通パッドは前記テストソケットのパッド接続
ピンに接続されているので、前記露出された共通パッド
を介して外部より信号を入・出力することができること
を要旨とする。従って、ＭＣＰのサイズには何らの影響
を与えないとともに、テストソケットと露出された共通
パッドとが直接接触することにより、各チップの動作中
においてパッケージレベルで個々のチップをテストする
ことができる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。
施形態を詳細に説明する。
【００１３】図１は、本発明によるＭＣＰの斜視図であ
る。
る。
【００１４】同図において、所望のパターンで設けられ
た導線１０を有する回路基板１２上に、ベアチップを取
り付ける。このベアチップは、必要によって多種の半導
体集積回路素子が用いられるが、ここでは、説明の便宜
上、二つのメモリチップ１４，１６及び該メモリチップ
を制御する一つのマイクロチップ１８だけを基板上に示
すことにする。
た導線１０を有する回路基板１２上に、ベアチップを取
り付ける。このベアチップは、必要によって多種の半導
体集積回路素子が用いられるが、ここでは、説明の便宜
上、二つのメモリチップ１４，１６及び該メモリチップ
を制御する一つのマイクロチップ１８だけを基板上に示
すことにする。
【００１５】前記メモリチップ１４，１６の駆動のため
の制御信号（ＲＡＳ；Row addressStrobe，ＣＡＳ；Col
umn Address Strobe ，ＷＥ；Write Enable）は、前記
基板１２上の前記導線１０を介して前記マイクロチップ
１８から供給される。また、前記メモリチップ１４，１
６にメモリセル（memory cell ）を指定するためのアド
レス信号及び電源信号は、上記と同様に、前記導線１０
を介して前記マイクロチップ１８から供給される。しか
し、前記マイクロチップ１８から前記メモリチップ１
４，１６に特定のデータを記憶させるか、又は、前記メ
モリチップ１４，１６から出力されるデータ値を読み出
すためのＤＱ端子とＩ／Ｏ端子とを連結する導線（第１
導線）は、共通パッド２０にて連結されている。即ち、
各チップの入出力データ信号を伝送する導線（第１導
線）は、導電性パターンで設けられ、共通パッド２０を
介して互いに連結されている。
の制御信号（ＲＡＳ；Row addressStrobe，ＣＡＳ；Col
umn Address Strobe ，ＷＥ；Write Enable）は、前記
基板１２上の前記導線１０を介して前記マイクロチップ
１８から供給される。また、前記メモリチップ１４，１
６にメモリセル（memory cell ）を指定するためのアド
レス信号及び電源信号は、上記と同様に、前記導線１０
を介して前記マイクロチップ１８から供給される。しか
し、前記マイクロチップ１８から前記メモリチップ１
４，１６に特定のデータを記憶させるか、又は、前記メ
モリチップ１４，１６から出力されるデータ値を読み出
すためのＤＱ端子とＩ／Ｏ端子とを連結する導線（第１
導線）は、共通パッド２０にて連結されている。即ち、
各チップの入出力データ信号を伝送する導線（第１導
線）は、導電性パターンで設けられ、共通パッド２０を
介して互いに連結されている。
【００１６】データの接続状態のチェックは、前記マイ
クロチップ１８から初期信号を送り出し、Ｉ／Ｏピンと
連結される前記共通パッド２０を通じて前記メモリチッ
プ１４，１６を駆動させることにより行なわれる。
クロチップ１８から初期信号を送り出し、Ｉ／Ｏピンと
連結される前記共通パッド２０を通じて前記メモリチッ
プ１４，１６を駆動させることにより行なわれる。
【００１７】前記メモリチップ１４，１６だけのテスト
は、以下のようになされる。
は、以下のようになされる。
【００１８】制御部に属する前記マイクロチップ１８の
統制を受ける前記メモリチップ１４，１６は、送・受信
するデータ部（Ｉ／Ｏデータ）と、データを処理するた
めの初期信号データ処理部とで区別することができる。
統制を受ける前記メモリチップ１４，１６は、送・受信
するデータ部（Ｉ／Ｏデータ）と、データを処理するた
めの初期信号データ処理部とで区別することができる。
【００１９】前記マイクロチップ１８の制御部（ＲＡ
Ｓ，ＣＡＳ，ＷＥ，ＯＥ）は、初期信号を順次的にメモ
リに送り、データの読出しと書込みを可能にする。デー
タを伝送する方式が並列方式で行なわれるので、前記マ
イクロチップ１８から初期信号が、１サイクルクロック
時間（cycle clock time）の間、Ｉ／Ｏデータをアクセ
ス（access）することができると同時に、データの読出
・書込みを実行することによりチップの動作状態を確認
することができる。
Ｓ，ＣＡＳ，ＷＥ，ＯＥ）は、初期信号を順次的にメモ
リに送り、データの読出しと書込みを可能にする。デー
タを伝送する方式が並列方式で行なわれるので、前記マ
イクロチップ１８から初期信号が、１サイクルクロック
時間（cycle clock time）の間、Ｉ／Ｏデータをアクセ
ス（access）することができると同時に、データの読出
・書込みを実行することによりチップの動作状態を確認
することができる。
【００２０】図２（Ａ）乃至図２（Ｂ）は、上述したよ
うな構造を有する共通パッドを、ＭＣＰの基板状に形成
する過程とその構造を示す。
うな構造を有する共通パッドを、ＭＣＰの基板状に形成
する過程とその構造を示す。
【００２１】まず、図２（Ａ）を参照すると、図１に示
したような所定の導電性パターンを有する基板３０に、
当該基板３０を突き抜ける貫通孔３２を設ける。この貫
通孔の内壁には導電性物質を塗布し、当該貫通孔の上側
及び下側に、導電性物質を用いて共通パッド３８を形成
した後、パッケージしようとする半導体ベアチップ３
４，３６を接着剤３３等で前記基板３０の一方面（第１
面）に取り付ける。前記半導体チップ３４，３６と前記
基板３０の導電性パターンとの電気的な連結は、ボンデ
ィングワイヤ３９によりなされる。もちろん、他の方
法、例えば、バンパ（bumper）を使用してチップのボン
ディングパッドと導電性パターンとを直接に連結するこ
ともできる。
したような所定の導電性パターンを有する基板３０に、
当該基板３０を突き抜ける貫通孔３２を設ける。この貫
通孔の内壁には導電性物質を塗布し、当該貫通孔の上側
及び下側に、導電性物質を用いて共通パッド３８を形成
した後、パッケージしようとする半導体ベアチップ３
４，３６を接着剤３３等で前記基板３０の一方面（第１
面）に取り付ける。前記半導体チップ３４，３６と前記
基板３０の導電性パターンとの電気的な連結は、ボンデ
ィングワイヤ３９によりなされる。もちろん、他の方
法、例えば、バンパ（bumper）を使用してチップのボン
ディングパッドと導電性パターンとを直接に連結するこ
ともできる。
【００２２】前記基板と外部回路との連結は、図２
（Ｂ）に示すように、外部リード４０によりなされる。
外部リード４０を接続した後、外部要因から基板の導電
性パターンと半導体ベアチップを保護するために、当該
外部リード４０を除外したすべての組立部品を樹脂４２
等で封止する。この際、貫通孔３２の下側に設けられた
共通パッド３８は、外部に露出されるべきである。即
ち、前記共通パッド３８は、チップが実装される第１面
の反対側に位置する面（第２面）に露出される。
（Ｂ）に示すように、外部リード４０によりなされる。
外部リード４０を接続した後、外部要因から基板の導電
性パターンと半導体ベアチップを保護するために、当該
外部リード４０を除外したすべての組立部品を樹脂４２
等で封止する。この際、貫通孔３２の下側に設けられた
共通パッド３８は、外部に露出されるべきである。即
ち、前記共通パッド３８は、チップが実装される第１面
の反対側に位置する面（第２面）に露出される。
【００２３】上記のような構造を有するＭＣＰは、貫通
孔３２の内壁に塗布されている導電性物質により、基板
の上面（第１面）及び裏面（第２面）に設けられる共通
パッドは、互いに電気的に連結されているので、このよ
うな共通パッドを通じて外部から信号を印加したり検出
したりすることが可能となる。即ち、ＭＣＰをテストす
るとき、外部から露出された下側の共通パッドを介して
テスト信号を印加し、その結果値を受け得ると、個別チ
ップの動作状態をパッケージレベルでテストすることが
できる。
孔３２の内壁に塗布されている導電性物質により、基板
の上面（第１面）及び裏面（第２面）に設けられる共通
パッドは、互いに電気的に連結されているので、このよ
うな共通パッドを通じて外部から信号を印加したり検出
したりすることが可能となる。即ち、ＭＣＰをテストす
るとき、外部から露出された下側の共通パッドを介して
テスト信号を印加し、その結果値を受け得ると、個別チ
ップの動作状態をパッケージレベルでテストすることが
できる。
【００２４】図３は、本発明によるマルチチップパッケ
ージ（ＭＣＰ）をテストするため、テストソケット５０
に接続した状態を示す断面図である。
ージ（ＭＣＰ）をテストするため、テストソケット５０
に接続した状態を示す断面図である。
【００２５】ここで、テストソケット５０からＭＣＰの
初期信号を供給するためのピン５２は従来の構造と同様
であるが、本発明によるＭＣＰの共通パッド３８と連結
されるパッド接続ピン５４は、前記共通パッド３８に接
触されるように、該当する位置に設けた点が従来の場合
と異なる。すなわち、図２（Ｂ）に示したＭＣＰの共通
パッド３８にパッド接続ピン５４を接触させてテストソ
ケット５０に載置したものである。前記ＭＣＰは左右両
端を外部リード４０およびピン５２を介してテストソケ
ット５０に電気的に接続されている。また、ＭＣＰの中
央部位に所定間隔に設けられている共通パッド３８の下
側には、当該共通パッド３８と略同様の幅を有するパッ
ド接続ピン５４が接触され、当該パッド接続ピン５４の
他端がテストソケット５０に埋め込まれている。この構
成から、テストソケット５０と露出された共通パッド３
８とが直接接触することにより、各チップ３４、３６の
動作中においてパッケージレベルで個々のチップ３４、
３６をテストとすることができる。
初期信号を供給するためのピン５２は従来の構造と同様
であるが、本発明によるＭＣＰの共通パッド３８と連結
されるパッド接続ピン５４は、前記共通パッド３８に接
触されるように、該当する位置に設けた点が従来の場合
と異なる。すなわち、図２（Ｂ）に示したＭＣＰの共通
パッド３８にパッド接続ピン５４を接触させてテストソ
ケット５０に載置したものである。前記ＭＣＰは左右両
端を外部リード４０およびピン５２を介してテストソケ
ット５０に電気的に接続されている。また、ＭＣＰの中
央部位に所定間隔に設けられている共通パッド３８の下
側には、当該共通パッド３８と略同様の幅を有するパッ
ド接続ピン５４が接触され、当該パッド接続ピン５４の
他端がテストソケット５０に埋め込まれている。この構
成から、テストソケット５０と露出された共通パッド３
８とが直接接触することにより、各チップ３４、３６の
動作中においてパッケージレベルで個々のチップ３４、
３６をテストとすることができる。
【００２６】
【発明の効果】上述したように、第１の発明によるＭＣ
Ｐにおいては、所定の導電性パターンは前記各半導体チ
ップのデータ入・出力信号を伝送する複数の第１導線を
備えて、前記第１導線は共通パッドにより連結されてお
り、かつ、前記共通パッドは前記基板の第１面の反対側
に位置する第２面に露出されているので、別途にテスト
用の内部回路を設けることなく、パッケージレベルで各
チップの不良をテストできる。また、テストプログラム
の初期化に必要な時間を短縮することができる。さら
に、ＭＣＰの内部の不良チップに対する早期検出が可能
となるため、不良製品の修理時間を減らすことができ
る。
Ｐにおいては、所定の導電性パターンは前記各半導体チ
ップのデータ入・出力信号を伝送する複数の第１導線を
備えて、前記第１導線は共通パッドにより連結されてお
り、かつ、前記共通パッドは前記基板の第１面の反対側
に位置する第２面に露出されているので、別途にテスト
用の内部回路を設けることなく、パッケージレベルで各
チップの不良をテストできる。また、テストプログラム
の初期化に必要な時間を短縮することができる。さら
に、ＭＣＰの内部の不良チップに対する早期検出が可能
となるため、不良製品の修理時間を減らすことができ
る。
【００２７】第２の発明は、基板は貫通孔を有し、この
貫通孔は、その内壁に導電性物質が塗布されて当該貫通
孔の上側及び下側には前記共通パッド（導電性パッド）
が設けられているので、共通パッドを通じて外部から信
号を印加したり検出したりすることができる。
貫通孔は、その内壁に導電性物質が塗布されて当該貫通
孔の上側及び下側には前記共通パッド（導電性パッド）
が設けられているので、共通パッドを通じて外部から信
号を印加したり検出したりすることができる。
【００２８】第３の発明は、前記複数の半導体チップは
複数のメモリ素子及び、このメモリ素子を制御するマイ
クロ素子とで構成され、前記第１導線は前記複数のメモ
リ素子の入・出力データ端子と前記マイクロ素子のデー
タ端子とを連結し、前記マイクロ素子が前記複数のメモ
リ素子を駆動・制御するための初期制御信号は、前記メ
モリ素子の第１導線以外の導電性パターンを介して前記
マイクロ素子から前記複数のメモリ素子に供給されるの
で、Ｉ／Ｏデータをアクセスすることができると同時
に、データの読出・書込みを実行することによりチップ
の動作状態を確認できる。
複数のメモリ素子及び、このメモリ素子を制御するマイ
クロ素子とで構成され、前記第１導線は前記複数のメモ
リ素子の入・出力データ端子と前記マイクロ素子のデー
タ端子とを連結し、前記マイクロ素子が前記複数のメモ
リ素子を駆動・制御するための初期制御信号は、前記メ
モリ素子の第１導線以外の導電性パターンを介して前記
マイクロ素子から前記複数のメモリ素子に供給されるの
で、Ｉ／Ｏデータをアクセスすることができると同時
に、データの読出・書込みを実行することによりチップ
の動作状態を確認できる。
【００２９】第４の発明は、前記貫通孔は、半導体チッ
プが取り付けられる前記基板の所定位置に設けられてい
るので、前記半導体チップから生ずる熱を外部に放出す
るすることができる。
プが取り付けられる前記基板の所定位置に設けられてい
るので、前記半導体チップから生ずる熱を外部に放出す
るすることができる。
【００３０】第５の発明は、前記外部リードは前記マル
チチップパッケージに信号を送・受信するためのテスト
ソケットの信号ピンに接続され、前記露出された共通パ
ッドは前記テストソケットのパッド接続ピンに接続され
ているので、ＭＣＰのサイズには何らの影響を与えない
とともに、テストソケットと露出された共通パッドとが
直接接触することにより、各チップの動作中においてパ
ッケージレベルで個々のチップをテストすることができ
る。
チチップパッケージに信号を送・受信するためのテスト
ソケットの信号ピンに接続され、前記露出された共通パ
ッドは前記テストソケットのパッド接続ピンに接続され
ているので、ＭＣＰのサイズには何らの影響を与えない
とともに、テストソケットと露出された共通パッドとが
直接接触することにより、各チップの動作中においてパ
ッケージレベルで個々のチップをテストすることができ
る。
【図１】本発明によるマルチチップパッケージの斜視図
である。
である。
【図２】本発明による共通パッドをマルチチップパッケ
ージの基板に形成する過程と構造を示す構造図である。
ージの基板に形成する過程と構造を示す構造図である。
【図３】本発明によるマルチチップパッケージをテスト
するため、テストソケットに接続した状態を示す断面図
である。
するため、テストソケットに接続した状態を示す断面図
である。
１０ 導線 １２，３０ 基板 １４，１６ 半導体メモリチップ １８ 半導体マイクロチップ ２０ 共通パッド ３４，３６ 半導体チップ ３２ 貫通孔 ３３ 接着剤 ３８ 共通パッド ５０ ソケット
Claims (5)
- 【請求項１】 複数の半導体チップと、前記複数の半導
体チップが取り付けられる基板の第１面と、前記複数の
半導体チップとの間を電気的に連結するための所定の導
電性パターンを有する回路基板と、前記複数の半導体チ
ップ及び前記導電性パターンを保護するために前記基板
の第１面上に設けられる封止樹脂と外部との電気的な連
結のための外部リードとを備えたマルチチップパッケー
ジにおいて、 前記所定の導電性パターンは前記各半導体チップのデー
タ入・出力信号を伝送する複数の第１導線を備えて、前
記第１導線は共通パッドにより連結されており、かつ、
前記共通パッドは前記基板の第１面の反対側に位置する
第２面に露出されていることを特徴とするマルチチップ
パッケージ。 - 【請求項２】 前記基板は貫通孔を有し、この貫通孔
は、その内壁に導電性物質が塗布されて当該貫通孔の上
側及び下側には前記共通パッド（導電性パッド）が設け
られていることを特徴とする請求項１に記載のマルチチ
ップパッケージ。 - 【請求項３】 前記複数の半導体チップは複数のメモリ
素子及び、このメモリ素子を制御するマイクロ素子とで
構成され、前記第１導線は前記複数のメモリ素子の入・
出力データ端子と前記マイクロ素子のデータ端子とを連
結し、前記マイクロ素子が前記複数のメモリ素子を駆動
・制御するための初期制御信号は、前記メモリ素子の第
１導線以外の導電性パターンを介して前記マイクロ素子
から前記複数のメモリ素子に供給されることを特徴とす
る請求項１又は請求項２に記載のマルチチップパッケー
ジ。 - 【請求項４】 前記貫通孔は、半導体チップが取り付け
られる前記基板の所定位置に設けられているので、前記
半導体チップから生ずる熱を外部に放出する役割をする
ことを特徴とする請求項２に記載のマルチチップパッケ
ージ。 - 【請求項５】 前記外部リードは前記マルチチップパッ
ケージに信号を送・受信するためのテストソケットの信
号ピンに接続され、前記露出された共通パッドは前記テ
ストソケットのパッド接続ピンに接続されているので、
前記露出された共通パッドを介して外部より信号を入・
出力することができることを特徴とする請求項１又は請
求項２に記載のマルチチップパッケージ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995-30862 | 1995-09-20 | ||
| KR1019950030862A KR0154647B1 (ko) | 1995-09-20 | 1995-09-20 | 노출된 공통 패드를 갖는 멀티 칩 패키지 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09152449A true JPH09152449A (ja) | 1997-06-10 |
Family
ID=19427343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204539A Pending JPH09152449A (ja) | 1995-09-20 | 1996-08-02 | 露出された共通パッドを有するマルチチップパッケージ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09152449A (ja) |
| KR (1) | KR0154647B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018462A (en) * | 1997-06-30 | 2000-01-25 | Nec Corporation | Multi-tip module |
| JP2003100894A (ja) * | 2001-07-10 | 2003-04-04 | Samsung Electronics Co Ltd | 集積回路チップ及びマルチチップパッケージ |
| JP2007165585A (ja) * | 2005-12-14 | 2007-06-28 | Denso Corp | 電子回路装置 |
| WO2018068627A1 (zh) * | 2016-10-12 | 2018-04-19 | 肖敏 | 用于芯片测试和编程的装置及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9635794B2 (en) * | 2012-02-20 | 2017-04-25 | Trw Automotive U.S. Llc | Method and apparatus for attachment of integrated circuits |
-
1995
- 1995-09-20 KR KR1019950030862A patent/KR0154647B1/ko not_active IP Right Cessation
-
1996
- 1996-08-02 JP JP8204539A patent/JPH09152449A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6018462A (en) * | 1997-06-30 | 2000-01-25 | Nec Corporation | Multi-tip module |
| JP2003100894A (ja) * | 2001-07-10 | 2003-04-04 | Samsung Electronics Co Ltd | 集積回路チップ及びマルチチップパッケージ |
| JP2007165585A (ja) * | 2005-12-14 | 2007-06-28 | Denso Corp | 電子回路装置 |
| WO2018068627A1 (zh) * | 2016-10-12 | 2018-04-19 | 肖敏 | 用于芯片测试和编程的装置及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0154647B1 (ko) | 1998-10-15 |
| KR970018436A (ko) | 1997-04-30 |
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