TW577134B - Semiconductor test board for fine ball pitch ball grid array package - Google Patents

Description

577134 五、發明說明（1) 本發明是有關於一種半導體測試板，且特別是有關於 一種適用於微小間距球格陣列封裝之半導體測試板。 隨著半導體元件的功能、積集度、以及接腳數量的增 加，使用具有改良特性，可以在選擇的條件下測試元件的 絕佳測試板就變的較為重要。 一般封裝測試板的類型包括四方扁平封裝（q u a d f 1 a t package， QFP)、兩列直插式封裝（dual in-line p a c k a g e， D I P )、塑料式引線晶片承載封裝（p 1 a s t i c leaded chip carrier, PLCC)、以及球格陣列封裝（ball g r i d a r r a y， B G A )。特別是對球格陣列封裝來說，當測試 板的尺寸變小時接腳的數量會增加，但是製作用於測試封 裝的測試硬體的技術還是遠遠落後於接腳數量的增加與尺 寸的縮小程度。 一種具有複數個接腳之輕的微小球格陣列（f i n e b a 1 1 grid array， FBGA)封裝是一種主要的半導體晶片，但是 用傳統製作技術來製作用於FBGA封裝的測試板還是會受到 限制，因此當球之間的距離，也就是球的間距在一個預定 值以下時’就沒有辦法在測試板上直接劃出圖案，此測試 板係用以提供電流到與球連接的孔洞中，這是因為球間距 太小，所以要形成孔洞不相接觸的圖案就很困難。 結果’在傳統用於F B G A封裝的測試板中，會在主要的 測試板上加上一個副測試板或是一個插座（s 〇 c k e t)板，用 以解決直接製圖的這些問題。 但是，副測試板會產生一些困難，因為裝載有半導體

10192pif.ptd 第6頁 577134 五、發明說明（2) 封裝於其上的測試插座不能夠直接與主測試板連接，因此 在副測試板與主測試板之間的接觸點可能會有不完全接觸 的情況發生；此外，電阻值增加會在高速測試以及類比測 試中造成問題。 第1圖介紹一種用於半導體記憶體的傳統測試板。 測試板1 0 0是一種用在測試系統（未顯示）之間形成交界 面的一種裝置，可以測試半導體封裝的電子特性，在此處 會提供半導體封裝1 5 0來進行測試。 請參照第1圖，測試板1 0 0會被形成一個效能板丨丨〇上， 在其上會裝設有一個導引平板120，並由一個支樓器115撲 住，在這個狀態中，效能板1 1 0會被插入到測試系統内， 然後一個受測試元件（D U T )板1 3 0會被插入到導引平板丨2 〇 之中，相對應的半導體封裝1 5 0會透過一個插座1 4 〇，被連 接到D U T板1 3 0上，在此狀況下，最好是有插座1 4 〇以外的 物件連接DUT板1 30以及半導體封裝1 50。 因為效能板110以及DUT板130會透過電繞125連接，用 來測試半導體封裝1 5 0的電子訊號會透過電纜丨2 5，自效能 板1 10被傳遞到DUT板130，傳遞到DUT板130的電子訊^ 透過插座1 4 0被輸入到半導體封裝1 5 0内。 σ ^曰 第2圖所示為第1圖中提到的測試板之上視圖。 請參照第2圖，DUT板130會被放置在測試板20〇的效能 板1 1 0上，D U T板1 3 0是由一個插座接觸單元2 1 〇以及一"個％通 道區域2 2 0構成，在此例子中，被安裝在插座（未顯示）上 的半導體封裝（未顯示）會與由複數個結合層（未_示1^組成

iOWpK.ptd 第7頁 577134 五、發明說明（3) 的DUT板130相連接，其中通道區域220有多個通道，彈簧 的接腳會連接到這些通道以傳遞測試封裝的電子訊號。 在插座接觸單元210上的孔洞會透過佈線plinI, PLIN2， PLIN3,與PLIN4，連接到通道區域220的通道CH1, CH2， CH3 與CH4 上，這些佈線plINI， PLIN2， PLIN3 與’ P L I N 4係用以作為電子通道，在此例子中，插座接觸單元 2 1 0會連接到插座的接腳，在插座上則裝載有半導體封 裝。 當具有半導體封裝的插座被連接在傳統的測試板2 〇 〇上 時，插座的接腳會直接與測試板2 〇 〇的插座接觸單元2丨〇的 上表面連接。 透過穿過由插座接觸單元2 1 〇的上表面到插座接觸單元 2 1 0的底部，也就是最後一層之間的所有層可以形成孔 洞，佈線PLIN1， PLIN2， PLIN3與PLIN4會形成在每一層 上，以將孔洞連接到D U T板1 3 0邊緣的通道上。也就是說， 第一佈線PLIN1會形成在插座接觸單元21〇的最上層，把孔 洞連接到第一通道CH1 ，而第二佈線PLIN2會形成在插座接 觸單元2 1 0的第二層上，以將另一個洞連接到第二通道 CH2 ;以相同的方式，第三與第四佈線PLIN3與^丨^則分 別形成在第三層與第四層上，以將孔洞連接到第三盥第四 通道CH3與CH4。 在此例子中，在傳統的測試板2 〇 〇内的插座接觸單元 2 1 0之頂層與底層上的孔洞之間距離也就是球格間距是一 樣的。

10192pi f.ptd 第8頁 577134 五、發明說明（4) 現在球格間距有變小的趨勢，當測試板2 0 0的插座接觸 單元2 1 0的球格間距小於預定的大小比如〇 · 6 5 m m時，就很 難直接在插座接觸單元2 1 0的各層上直接拉佈線，也很難 製作生產測試板2 0 0。因此，會製作一個副測試板以裝載 插座，然後將具有插座的副測試板裝載在測試板上，藉以 分別裝載插座。 第3圖為第2圖所示之插座接觸單元的局部放大圖。 第3圖提到一種球格間距（B P )為0 . 6 5 m m的插座接觸單 元，相對於一種實際上使用的板子，測試板有插座接觸單 元，此測試單元係以超過六層以上的結構連接組合而成。 因此，：測試板的插座接觸單元上的孔洞大小會逐漸的變 小，而使得要形成佈線以將插座接觸單元的孔洞連接到插 座接觸單元外部通道變的困難。 為了解決上述問題，本發明的目的之一在於製作傾斜 的孔洞，藉以維持在插座接觸單元上表面與插座之間的連 接點之球格間距，使球格間距隨著往插座接觸窗下層逐漸 增力口。 結果，具有半導體封裝的插座可以直接裝載在測試板 上，而不需要另外裝載副測試板（插座板）。 本發明之另一目的係在插座接觸單元的每一層上形成 垂直的孔洞，用導體接各結構層上的這些孔洞。因此，因 為接觸錯誤造成的品質特性退化的現象可以被解決。 為達本發明之上述與其他目的，本發明提供一種適用 於微小間距球格陣列封裝之半導體測試板。

10192pif.ptd 第9頁 577134 五、發明說明（5) 根據本發明實施例提供之半導體封裝測試板包括一個 用多層結構組成的插座接觸單元，會有一個具有半導體封 裝的插座被連接到插座接觸單元上，其中會連接插座接腳 的孔洞之間的間距會由插座接觸單元内的上表面往下表面 增加。根據本發明的實施例，藉著提供一個測試電壓到半 導體封裝上，可以測試半導體封裝測試板的驅動能力。 在一實施例中，插座接觸單元内的孔洞會往插座接觸 單元的邊緣傾斜，孔洞傾斜的角度會隨著插座接觸單元中 心處往插座接觸單元的邊緣增加。 較適當的是插座接觸單元的孔洞填滿導體，而半導體 封裝是微小間距球格陣列封裝（FBGA )。 根據本發明一實施例提供的半導體封裝測試板包括由 第一層到第η層構成的插座接觸單元，會與具有半導體封 裝的插座相連接，其中連接插座接腳的孔洞之間的間隔會 隨著第一層往第η層增加。 第一層往第η層具有往該些結構層邊緣傾斜之孔洞，該 些孔洞的傾斜角度會由該插座接觸單元的中心處往該插座 接觸單元之邊緣增加。 較適當的是第一層到第η層的孔洞填滿導體，而半導體 封裝是微小間距球格陣列封裝（F BGA )。 根據本發明第二實施例提供的半導體封裝測試板包括 一個由複數個架構層組成的插座接觸單元，具有半導體封 裝的插座會與其連接，其中連接插座接腳的孔洞之間的間 隔會由上表面往下表面增加，而除了最上層以外，在組成

10192ρ1Γ.ptd 第10頁 577134 五、發明說明（6) 插座接觸單元的結構層内的孔洞之較上表面會形成接觸窗 圖案，藉以使在插座接觸窗單元内的每一層之部分接觸窗 圖案可以與位於其上的結構層之孔洞部份重疊。根據本發 明的實施例，透過對半導體封裝提供一測試電壓，半導體 封裝測試板可以被用來測試其驅動能力。 形成在插座接觸單元的每一層内的孔洞會垂直於該 層，且孔洞的間距會隨著插座接觸單元的較上表面往較下 表面增加。 較適當的是插座接觸單元的孔洞填滿導體，而半導體 封裝是微小間距球格陣列封裝（F B G A )。 根據本發明第二實施例提供的半導體封裝測試板包括 由第一層到第η層構成的插座接觸單元，會與具有半導體 封裝的插座相連接，其中連接插座接腳的孔洞之間的間隔 會隨著第一層往第η層增加，而接觸窗圖案會形成在組成 該第二至第η架構層内的該些孔洞之上表面上，藉以使該 些接觸窗圖案的部分會與之上的該結構層之孔洞部份重 疊。 形成在第一層至第η層之每一層内的孔洞會垂直於該 層，且孔洞的間距會由第一層往第η層增加。 較適當的是在第一層至第η層内的孔洞會被一導體填 滿，且此半導體封裝為一微小球格間距陣列（F B G A )。 因此，孔洞的形成方式為球格間距隨著頂端層往底層 而增加，結果具有半導體封裝的插座可以直接裝載在測試 板上，而不需要用到額外的副測試板（插座板）；另外在插

10192pif.ptd 第11頁 577134 五、發明說明（7) 座接觸單元的每一層上的孔洞是垂直的，透過導體可以將 這些孔洞與上層的那些孔洞相連接。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下： 圖示標記說明： 1 0 0, 2 0 0 測試板1 5 0 半導體板 110 效能板1 20 導引平板 115 支撐器1 3 0 受測試元件板 140 插座1 2 5 電纜 2 10 插座接觸單元2 2 0 通道區域 PLIN1, PLIN2, PLIN3, PLIN4 佈線 CHI, CH2, CH3, CH4 通道 LAI -LA4, LAN1 -LAN4 構成層（結構層） Η—OLD， H-NEW 孔洞 BP, BPNEW 球格間距 實施例 第4圖繪示為根據本發明一實施例的一種半導體封裝測 試板的插座接觸單元。 請參照第4圖，根據本發明一實施例，具有半導體封裝 的插座（未顯示）會被連接到一個半導體封裝測試板上，其 中包括一個插座接觸單元210，是由複數個構成層LAN1， LAN2， LAN3與LAN4組成，在用來連接插座的接腳的孔洞 Η - N E W之間的間隔會由插座接觸單元2 1 0的較上表面往較下

10192pif.ptd 第12頁 577134 五、發明說明（8) 表面增加。 在此例子中，半導體封裝是一種具有微小的球格間距 的微小球格間距陣列（FBGA) ’插座接觸單元21〇可以是由 複數個結構層組成，但在本實施例中只有以L A N丨，L A N 2， LAN3與LAN4四層來表示。 孔洞H-OLD會被垂直的形成在傳統層LA1， LA2， ^3與 LA4上，但是在本實施例中，在結構層LAN1， LAN2， lAN3 與LAN4上的孔洞H-NEW會以一預定的角度，由插座接觸單 元2 1 0的上表面往下表面偏移，因此在最上層的結構層 L A N 1上的球格間距會與底層l A N 4上的球格間距b P N E W不 同’可以讓插座直接裝載在測試板上而不管微小的球隔間 隙。 接下來參照第4圖詳細說明本方法，第一層到第四層結 構層LAN1， LAN2， LAN3與LAN4會被組合以形成插座接觸單 元2 1 0，接著形成孔洞Η - N E W，在形成孔洞Η - N E W時，孔洞 Η - N EW會往插座接觸單元2 1 〇的邊緣傾斜。在此例子中，孔 洞H-NEW傾斜的角度會由插座接觸單元2丨〇的中心處往插座 接觸單元2 1 0的邊緣增加，但是傾斜程度會有一個既定的 限制，因此孔洞Η - N E W的形成是往結構層l A N 1， L A N 2， L A N 3與L A N 4的邊緣傾斜，在結構層中心處的孔洞H _ N E w會 變成參考點，然後由結構層L A N 1 , L A N 2， L A N 3與L A N 4的中 心往邊緣偏，在形成孔洞H-NEW以後，用一導體將孔洞 H-NEW填滿。 第5圖繪示為依照本發明第二實施例的一種半導體封裝

HI Λ

10192pif.ptd 第13頁 577134 五、發明說明（9) 測試板之插座接觸單元。 卜插+座接觸單元2 1 0可以由複數個結構層組成，但是在此 第二實施例中提到的插座接觸單元21 〇只有包括四層LAN1， LAN2， LAN3與LAN，在第二實施例中的半導體封裝是一種 FBGA ° 請參照第5圖，根據本發明第二實施例，具有半導體封 裝的插座（未顯示）會被連接到一個半導體封裝測試板上， 其中包括一個插座接觸單元21 〇，是由複數個構成層LAN1 , L A N 2， L A N 3與L A N 4組成，在用來連接插座的接腳的孔洞之 間的間隔Η - N E W會由插座接觸單元2 1 〇的較上表面往較下表 面增加，在結構層LAN2， LAN3與LAN4但是不包括最上層 L A Ν 1的孔洞Η - N E W之上表面會形成接觸窗圖案c ρ，此接觸 窗圖案會與上層的孔洞H-NEW部份重疊。 在傳統的方法中，結構層LA1， LA2， LA3與LA4會被組 合在一起並被穿透以形成孔洞Η - 0 L D，然後孔洞Η - 0 L D會被 導體填滿。在本發明的第二實施例中，孔洞Η - N E W會先形 成在結構層LAN1， LAN2， LAN3與LAN4上。在本發明的第一 實施例中，是在結合結構層以後才以一個角度形成孔洞， 但是在第二實施例中，孔洞Η - N E W會在結合結構層l A Ν 1， LAN2， LAN3與LAN4之前就先形成；另外，如第5圖所示， 孔洞H-NEW會垂直於該層。孔洞H-NEW的形成方式會使第二 層LAN2的球格間距BP大於第一層LAN1的球格間距BP，而第 四層L A N 4的球格間距B P大於第三層L A N 3的球格間距b P。因 此，第二層到第四層LAN2， LAN3, LAN4的孔洞H-NEW會分

10192pif.ptd 第14頁 577134 五、發明說明（10) 別與其上層LAN1， LAN2， LAN3上的孔洞H-NEW相重疊，所 以在上下層的孔洞會穩定的接觸以平順的傳導電子訊號。 在第5圖繪示的第二實施例中，孔洞會垂直該層，所以 孔洞很容易形成，另外底層的球格間距BPNEW會隨著結構 層數量的調整而加大。 在本發明提供的半導體封裝測試板中，因為有孔洞的 形成，球格間距會由上層往底層增加，結果具有半導體封 裝的插座可以直接裝載在測試板上，而不需要另外裝載副 測試板（插座板）；此外孔洞的形成是垂直於插座接觸單元 的各該層，透過導體將結構層上的這些孔洞加以連接在一 起，所以因為接觸錯誤導致特性退化的問題可以因此得到 解決。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。

10192pif.ptd 第15頁 577134 圖式簡單說明 第1圖介紹一種用於半導體記憶體的傳統測試板； 第2圖所示為第1圖中提到的測試板之上視圖； 第3圖為第2圖所示之插座接觸單元的局部放大圖； 第4圖繪示為根據本發明一實施例的一種半導體封裝測 試板的插座接觸單元；以及 第5圖繪示為依照本發明第二實施例的一種半導體封裝 測試板之插座接觸單元。

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Claims (1)

1. 577134 六、申請專利範圍 1. 一種半導體封裝測試板，包括： 一插座接觸單元，由複數個結構層組成，有一具有該 半導體封裝之插座會與其連接， 其中將該插座之接腳連接起來的孔洞之間的間距會由 該插座接觸單元的上表面往下表面增加。 2 .如申請專利範圍弟1項所述之半導體封裝測試板’其 中該插座接觸單元之孔洞會往該插座接觸單元之邊緣傾 斜，且該些孔洞的傾斜角度會由該插座接觸單元的中心處 往該插座接觸單元之邊緣增加。 3 /如申請專利範圍第1項所述之半導體封裝測試板，其 中該插座接觸單元具有填滿導體之孔洞。 4.如申請專利範圍第1項所述之半導體封裝測試板’其 中該半導體封裝為一微小球格間距陣列（F B G A )。 5 . —種半導體封裝測試板，包括： 一插座接觸單元，由一第一層至第η層架構層組成，有 一具有該半導體封裝之插座會與其連接， 其中將該插座之接腳連接起來的孔洞之間的間距會由 該第一層往該第η層增加。 6 .如申請專利範圍第5項所述之半導體封裝測試板，其 中該第一層至該第η層具有往該些結構層邊緣傾斜之孔 洞，該些孔洞的傾斜角度會由該插座接觸單元的中心處往 該插座接觸單元之邊緣增加。 7 .如申請專利範圍第5項所述之半導體封裝測試板，其 中在該第一層至該第η層内的孔洞會被一導體填滿。

   10192pif.ptd 第17頁 577134 其 板 試 測 裝 封 體 導 半 之 述 所 項 5 第 圍 範 利 專 請 範 利如 專 請8· 中 六 為 裝 封 體 導 半 該 中 列 距 間 格 球 微 9 體 導 半 中 其 種座 將 半接 裝 該 測由 裝， 封元 體單 座 & 抠 亥 -i-ό 觸 之彳單 其 與 會 座 腳 接 之 座 試複i連 板數彳接 括 包 該 有 具 - 有 成 組 層 構 結 個 接 由 會 距 間 的 間 之 同 孔 的 來 起 面 表 上 的 面 表 下 加 及 以 上 最 了 除 元 單 觸 接 座 •tm 指 該 成 組 在 成 形 會 案 圖 窗 觸 接 藉的 ，案 上圖 面窗 表觸 上接 之些 洞該 孔之 些層 該構 之結 内一 層每 構的 結内 些元 該單 的觸 外接 以座 層插 構該 結使 層以 部ii層 洞m構 孔P結 之P 一 層第每 構圍之 結範元 該利單 的專觸 上請接 之申座 與如插 會0.該 分1中 部 其 疊導該 的 内 一一^一一 份 半 之 板 試 測 裝 封 體 結 該 與 會 同 、、/ 孔 些 的 元 單 觸 接 座 few 拮 玄 "口 由 會 距 間 的 間 之 洞。 孔加 些增 該面 且表 ，下 直往 垂面 層表 構上 之 述 所 項 同 9 、、/ 第孔 圍之 範元 -»1-、 口6· 專觸 請接 申座 °tinj 士插 •亥 1 士'口 1中 其 被 會 板 試 測 裝 封 體 導 半 滿 填 體 導 板 試 測 裝 封 體 導 半 之 述 所 項 列 距 間 格 球 \ 第微圍一 範為 利裝 專封 請體 申導 如半 •亥 2 二''口 1中 其 第由 圍係 範案 利圖 專窗 請觸 申接 如些 •亥 3 古口 1中 其 板 試 測 裝 封 體 導 半 之 述 所 項 成 構 體 導 有 成 組 層 構 架 層， • · Π接 ^ ^ ^ d至連 包 其 層 ，d與 板 會 試 座 測由插 裝 之 封，裝 !元f It單封 導α體 蜀— 半Η導 種半 一 f該 •插有 4 一 _ 1 具

   10192pif.ptd 第18頁 577134 六、申請專利範圍 其中將該插座之接腳連接起來的孔洞之間的間距會由 該第一層往該第η層增加，以及 接觸窗圖案，會形成在組成該第二至第η架構層内的該 些孔洞之上表面上，藉以使該些接觸窗圖案的部分會與之 上的該結構層之孔洞部份重疊。 1 5 .如申請專利範圍第1 4項所述之半導體封裝測試板， 其中形成在該第一層至該第η層之每一層内的孔洞會垂直 於該層，且該些孔洞之間距會由該第一層往該第η層增 力口。 1 6 .如申請專利範圍第1 4項所述之半導體封裝測試板， 其中在該第一層至該第η層内的孔洞會被一導體填滿。 1 7.如申請專利範圍第1 4項所述之半導體封裝測試板， 其中該半導體封裝為一微小球格間距陣列（FBGA )。 1 8 .如申請專利範圍第1 4項所述之半導體封裝測試板， 其中該些接觸窗圖案係由一導體構成。

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