KR100467913B1 - 반도체장치 및 그 검사장치 - Google Patents

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코우노류우지
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 반도체장치 및 그 검사장치에 관한 것으로, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도 검사장치에 의해 유효하게 검사가능한 반도체장치를 실현하는 데에 그 목적이 있다.
반도체기판(1)의 양 단부에 복수의 패드(2a, 2b)가 형성되고, 입력패드군(2a)이 반도체장치(1)의 좌단부측에, 입출력패드군(2b)이 우단부측에 배치된다. BIST회로(10)는 반도체장치(1)의 우단부 상측부에 배치되고 BIST회로(10) 근처의 패드가 BIST전용패드(3a)가 된다. 입력패드 등의 증가에 따라 BIST용 패드를 배치하는 영역이 제한되어 모든 BIST용 패드를 반도체장치(1)의 한 단부측에는 배치할 수 없고, BIST용 패드를 반도체장치(1)의 양단부에 분할하여 BIST회로(10) 근처의 것을 전용패드(3a), 다른 것을 공용패드(3b)로 하고, 패드(3a)와 (3b)를 반도체장치(1)의 상하영역으로 분할한다. 검사장치의 위쪽 영역 또는 아래쪽 영역에만 다수의 기둥을 형성할 필요는 없고, 심각한 문제 및 제작상의 곤란성도 해소할 수 있다.

Description

반도체장치 및 그 검사장치{SEMICONDUCTOR APPARATUS AND THEREOF APPARATUS}
본 발명은 반도체장치 및 그 검사장치에 관한 것이다.
반도체장치를 이용한 전자기구 등의 고밀도실장, 고기능화 등을 반영하여 반도체장치 자체의 고집적화에 대한 요구가 증가하고 있다.
일반적으로, 반도체장치의 고집적화는 반도체장치를 구성하는 회로소자의 미세화에 의해 달성된다. 즉, 회로소자를 구성하는 배선 혹은 접속공 등의 미세가공에 의해 고집적화를 도모할 수 있다.
한편, 반도체장치의 비용삭감, 원료에 대한 제품의 비율 향상을 꾀하기 위해서는 1매의 웨이퍼 내에 형성되는 반도체칩의 수를 가능한 한 증가시키는 기술이 필요해진다. 즉, 동일한 기능을 실현할 수 있는 회로를 가능한 한 작은 칩면적에서 실현하도록 설계 및 제조프로세스를 최적화하여 미세화하는 기술이 필요하다.
예를 들면, DRAM(Dynamic Random Access Memory)와 같이 동일한 기능이 실현되는 동일세대의 제품군에서는 시장투입 초기의 단계에서는 비교적 설계 규칙이 완화된 조건으로 설계가 이루어진다. 이 때문에, 칩사이즈는 비교적 커지고, 비용도 그에 대응하여 얼마간 높아진다.
그런데, 시장투입 중기 혹은 후기의 단계에서는 미세화의 노력 결과, 칩사이즈가 축소되고, 칩 1개당 비용 삭감과 원료에 대한 제품의 비율 향상이 동시에 달성되게 된다.
이러한 칩사이즈의 축소는 동일세대의 제품군에서 수차례에 걸쳐 실시되고, 또, 제품 세대가 변할 때마다 칩사이즈의 축소가 반복된다. 이 결과, 칩표면에 형성되는 배선패턴도 동시에 축소되고, 그에 따라, 반도체장치를 검사하기 위한 검사용 패드의 사이즈 및 패드피치도 필연적으로 축소된다.
이렇게 패드피치의 축소, 1웨이퍼당 칩수의 증가에 따른 검사패드의 증가에 의해 이때까지의 검사방식으로는 검사하는 것 자체가 곤란했었다.
그래서, 일본 특개평 11-274251호 공보에 기재되어 있는 바와 같이, 반도체장치와 동일한 실리콘기판에 프로브, 기둥, 배선, 2차전극 패드가 검사용 기판에 형성되고, 복수의 기둥 각각에 형성된 돌기형상의 프로브가 반도체장치에 형성된 소정의 패드에 접촉되어, 검사를 하는 방법 등이 개발되어 있다.
또, 일본 특개 2000-227459호 공보에 기재되어 있는 것과 같이, 반도체칩에 BIST(Built-In Self Test)회로를 설치하고, 간단한 검사를 할 수 있는 고안이 이루어져 있는 것도 있다.
그러나, 반도체장치에 있어서 고집적화가 더욱 기대되고 있고, 패드수의 증가와 배치영역의 축소화와 함께, 패드피치의 축소화가 더 필요해지지만, 반도체장치의 패드피치 축소화에 대응가능한 검사장치의 검사용 기판 제작이 곤란해질 우려가 있다.
즉, 위에서 서술한 것과 같이 반도체장치의 검사장치는 실리콘기판에 프로브, 기둥, 배선, 2차전극 패드가 형성되지만, 프로브 반도체장치의 패드피치의 축소화와 함께 복수의 기둥도 그 폭을 좁게 할 필요가 있고, 종래와 동일한 패드의 배치대로이면, 그에 대응되어 형성되는 복수의 기둥은 심각한 문제가 있고 제작이 곤란해진다.
본 발명의 목적은 칩사이즈가 축소되고, 패드피치를 축소시킨 반도체장치라도, 검사장치에 의해 유효하게 검사가능한 반도체장치 및 그 검사장치를 실현하는 데에 있다.
상기 목적을 달성하기 위해, 본 발명은 다음과 같이 구성된다.
(1) 반도체 기판의 주면 상에 복수의 입출력용 패드를 갖는 반도체 장치에 있어서, 상기 복수의 입출력용 패드는 상기 주면의 양 단부로 분할되고, 적어도 일렬로 배치되어, 이 복수의 패드는 반도체장치의 전기적 검사에 이용되는 복수의 검사용 패드를 포함하고, 이 검사용 패드는 두개의 군으로 분할되며, 상기 주면을 이 주면의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치 되는 영역으로 형성된 복수의 패드에, 상기 두개로 분할된 검사용 패드의 각각이 포함된다.
(2) 복수의 기둥과 이 복수의 기둥 각각에 형성되고, 반도체 장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와, 이 프로브에 접속선을 통해 전기적으로 접속되고, 신호의 입출력용 복수의 2차전극 패드를 갖는 기판을 구비하고, 반도체 장치의 검사를 하는 검사장치에서, 상기 복수의 기둥은, 두개의 군으로 분할되고, 상기 기판을 이 기판의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에서, 상기 프로브가 기판의 단부영역에 위치하도록 형성된다.
(3) 복수의 기둥과, 이 복수의 기둥 각각에 형성되고, 반도체 장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와, 이 프로브에 접속선을 통해 전기적으로 접속되며, 신호의 입출력용 복수의 2차전극 패드를 갖는 기판을 구비하고, 반도체 장치의 검사를 하는 검사장치에서, 상기 복수의 기둥은 두개의 군으로 분할되고, 상기 기판을 이 기판의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역으로, 상기 프로브가 기판의 중앙영역 근처에 위치하도록 형성된다.
(4) 반도체 기판의 주면 상에 복수의 입출력용 패드를 갖는 반도체 장치에서, 상기 복수의 입출력용 패드는 상기 주면의 양 단부로 분할하고, 적어도 일렬로 배치되며, 이 복수의 패드는 반도체 장치의 전기적 검사에 이용되는 복수의 검사용 패드를 포함하고, 이 검사용 패드는 두개의 군으로 분할되고, 상기 주면을 이 주면의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에 형성된 복수의 패드에 상기 두개로 분할된 검사용 패드 각각이 포함되고, 상기 주면의 중앙영역에 일렬로 배열되며, 상기 검사용 패드에 전기적으로 접속되어, 검사장치의 검사용 프로브에 접촉되는 프로브 접촉용 패드가 형성된다.
(5) 복수의 기둥과, 이 복수의 기둥 각각에 형성되고, 반도체 장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와, 이 프로브에 접속선을 통해 전기적으로 접속되고, 신호의 입출력용 복수의 2차전극패드를 갖는 기판을 구비하고, 반도체 장치의 검사를 하는 검사장치에서, 상기 복수의 기둥은 상기 기판의 중앙영역에 형성된다.
검사용 패드가 반도체장치의 대각배치가 되는 영역에 형성되면, 이 검사용 패드에 접촉하기 위한 검사장치의 프로브가 형성되는 복수의 기둥이 대각영역으로 2분할할 수 있다. 상기 복수의 기둥을 대각배치가 아닌, 대향배치로 하면, 심각한 문제가 있고, 검사장치의 제작이 곤란해진다.
대각배치의 영역에 기둥을 형성하므로써, 검사장치에 있어서 기판의 심각한 문제는 해소되고, 검사장치의 제작상 곤란성도 해소할 수 있다.
도 1 은 본 발명의 하나의 실시예인 반도체장치의 패드위치 설명도이다.
도 2 는 본 발명의 하나의 실시예인 검사장치의 한쪽 면에서 본 평면도이다.
도 3 은 본 발명의 하나의 실시예인 검사장치의 다른 쪽 면에서 본 평면도이다.
도 4 는 본 발명의 하나의 실시예인 검사장치의 설명도이다.
도 5 는 본 발명의 다른 실시예인 검사장치의 한쪽 면에서 본 평면도이다.
도 6 은 본 발명의 다른 실시예인 검사장치의 다른 쪽 면에서 본 평면도이다.
도 7 은 본 발명의 다른 실시예인 반도체장치의 패드위치 설명도이다.
도 8 은 본 발명의 또 다른 실시예인 검사장치의 한쪽 면에서 본 평면도이다.
도 9 는 본 발명의 또 다른 실시예인 검사장치의 다른 쪽 면에서 본 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체장치기판 2a, 2b : 패드군
3a : BIST전용패드 3b : 공용패드
4 : 실리콘기판 5 : 프로브
6 : 기둥 7 : 관통공
8 : 2차전극패드 9 : 배선
10 : BIST회로
이하, 본 발명에 관한 실시예를 첨부도면을 참조하여 설명한다.
도 1은, 본 발명의 일실시예인 반도체 장치의 패드위치 설명도이다. 도 1에서, 반도체 기판(1)의 주면 상의 양 단부에는 복수의 패드(2a, 2b)가 일렬로 형성되어 있다. 이것은 반도체 장치의 축소화, 회로소자의 증가에 동반하여, 패드의 증가 및 패드피치가 축소화되고, 이에 대처할 만한 복수의 패드를 양 단부로 분리하여 배치한 것이다.
그리고, 입력패드군(2a)이 도 1의 반도체장치(1) 좌단부에 배치되고, 입출력패드군(2b)이 도 1의 반도체장치(1) 우단부에 배치된다.
또, BIST(Built-In Self Test)회로(10)는 도 1의 반도체장치(1)의 좌단부 위쪽부분에 배치되고, 이 BIST회로(10) 근처에 위치한 패드가 BIST전용패드(3a)가 된다.
여기에서, BIST용 패드는 다수 필요하지만, 위에서 서술한 것과 같이 입력패드 등의 증가와 함께 BIST용 패드를 배치하는 영역이 제한되고, 모든 BIST용 패드를 반도체장치(1)의 한단부에 일렬로 배치하는 것은 곤란하다.
이 때문에 BIST용 패드의 배치영역을 반도체 장치의 양 단부로 분할하고, 또, BIST회로(10) 근처에 배치된 것을 BIST전용 패드(3a)로 하고, 다른 영역에 배치된 것을 BIST용과 다른 용도의 공용패드(3b)로 한다.
또한, BIST전용패드(3a)와 (3b)란, 반도체장치(1)의 상부 영역과 하부 영역으로 분할 배치한다. 따라서, BIST전용패드(3a)는 반도체장치(1)의 좌단부 상부영역에 배치되고, 공용패드(3b)는 반도체장치(1)의 우단부 하부영역에 배치된다.
그 이유는 BIST전용패드(3a)를 반도체장치(1)의 좌단부 상부영역에 배치하고, 공용패드(3b)를 반도체장치(1)의 우단부 상부영역에 배치하면, 패드(3a)에 접촉하기 위한 검사장치의 프로브가 형성되는 기둥과, 패드(3b)가 접촉하기 위한 프로브가 형성되는 기둥이란, 모두 실리콘기판으로 이루어지는 검사장치의 상부영역에 형성되게 된다.
상기 다수의 기둥을 전부, 검사장치의 상부 영역에 형성하면, 심각한 문제가발생하고 검사장치의 제작이 어려워진다.
그래서, BIST전용 패드(3a)를 반도체장치(1)의 좌단부 상부영역에 배치하고, 공용패드(3b)를 반도체장치(1)의 우단부 하부영역에 배치하므로써, 검사장치의 다수 기둥을 그 실리콘기판의 좌단부 상부영역와, 우단부 하부영역으로 나누어 배치한다. 이에 의해 검사장치의 실리콘기판 상부영역만, 또는 하부영역에만 다수의 기둥을 형성할 필요는 없으므로, 심각한 문제는 해소하고, 검사장치의 제작상의 곤란성도 해소할 수 있다.
여기에서 좌단부 상부영역은, 반도체기판(1)의 도 1 상의 좌단면에서 측정하여 1패드분 거리의 위치에서 1 ~ 2패드분의 치수까지의 단부측 영역으로, 반도체기판(1)을 도 1상의 상하방향으로 2분할했을 때의 상부영역으로 한다.
또, 오른쪽 단부 하부영역은, 반도체기판(1)의 도 1 상의 오른쪽 단부면에서 측정하고 1패드분의 거리 위치에서 1 ~ 2패드븐의 치수까지의 단부측 영역으로, 반도체기판(1)을 도 1상의 상하방향으로 2분할했을 때의 하부영역으로 한다.
따라서, 패드(3a)와 (3b)는, 반도체장치(1)의 주면을 이 주면의 네귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에 형성된 패드군에 포함되게 된다.
도 2는 본 발명의 하나의 실시예인 검사장치의 한쪽면에서 본 평면도이다. 또, 도 3은 본 발명의 하나의 실시예인 검사장치의 다른 쪽 면에서 본 평면도이다.
도 3에서, 실리콘기판(4)의 다른 쪽 면 좌단부 상부영역과, 우단부 하부영역으로 분할하여 복수의 기둥(6)이 형성되어 있다. 그리고, 이 복수의 기둥 각각에프로브(5)가 형성되어 있다. 이 복수의 프로브(5)가 반도체장치의 BIST전용 패드(3a) 및 공용패드(3b)에 접촉하도록 이 패드(3a) 및 (3b) 위치에 대응하는 위치에 배치되어 있다.
프로브(5)는 금속배선(9)과 접속되고, 이 금속배선(9)은 관통공(7)을 통해 실리콘기판(4)의 한쪽 면으로 연장되어 있다.
그리고, 도 2에 도시하는 것과 같이 금속배선(9)은 2차전극패드(8)에 접속된다. 이 2차전극패드(8)에는 검사신호 발생회로(미도시)로부터의 검사신호가 공급된다.
그런데, 일반적으로 반도체장치는 다음과 같은 검사를 받지만, 이 검사는 반도체기판 상에 형성된 복수의 검사용 패드(3a, 3b)와, 테스터의 도통을 얻으므로써 이루어진다.
P검이라 불리는 각 소자의 전기신호의 도통을 검사하는 것과, 번인이라 불리는 회로에 열적, 전기적 스트레스를 부여하여 불량을 가속선별하는 것 등이 있다. P검은 통상, 프로브장치를 이용하여 각 프로브를 회로 중의 전극패드에 하나씩 접촉시켜 이루어진다.
한편, 번인검사에서는 BIST회로(10)를 이용하므로써, 검사에 필요한 패드를 1칩당 6개정도로 한정할 수 있다. BIST회로란, 반도체장치 자체에 미리 설치된 검사를 하기 위한 회로에 관한 것을 말하고, 여기에서는 최저한 검사에 필요한 전원선과 신호선만을 정리하여 인출하기 위한 회로이다.
상기에서 서술한 바와 같이 검사가 도 2 및 도 3에 도시한 검사장치에 의해이루어진다.
이상과 같이, 본 발명의 하나의 실시예인 반도체장치에 따르면, 입출력용 다수의 패드를 반도체장치의 양 단부로 분할하여 배열하고, 이 다수의 패드 중 BIST용 패드의 배치영역을 반도체장치의 한쪽 단부의 상부영역과 다른 쪽 단부의 하부영역으로 분할하여 배치하고, 한쪽 영역에 배치되는 BIST용 패드를 다른 용도와 공용이 된다.
이에 의해, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도, 검사장치에 의해 유효하게 검사가능한 반도체장치를 실현할 수 있다.
또, 반도체장치의 검사장치에서, 다수의 기둥을 실리콘기판의 좌단부 상부영역과, 우단부 하부영역으로 나누어 배치하므로써, 즉, 다수의 기둥을 두개의 군으로 분할하고, 상부 실리콘기판을 이 실리콘기판의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역으로, 프로브가 실리콘기판의 단부영역에 위치하도록 형성하므로써, 실리콘기판의 상부영역만, 또는 하부영역에만 다수의 기둥을 형성할 필요는 없고, 심각한 문제는 해소하고, 검사장치의 제작상의 곤란성도 해소할 수 있다.
따라서, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도 유효하게 검사가능한 검사장치를 실현할 수 있다.
그런데, 복수의 반도체장치를 복수의 검사장치에 의해 일괄적으로 검사하는 방식, 즉 칩단위로 절단되기 전의 웨이퍼상의 복수의 반도체장치를 복수의 검사장치에 의해 검사하는 방식이 최근 채용되고 있다.
이 경우 본 발명의 다른 실시예인 검사장치에 관해서 설명한다.
도 4는 본 발명의 하나의 실시예인 반도체장치(1)가 복수개 배치되고, 검사되는 경우의 상태의 설명도이다.
복수의 반도체장치(1)는 서로 인접하여 배치되고, 하나의 검사장치에 의해 한쪽 반도체장치(1)의 공용패드(3b)와 인접하는 다른 쪽 반도체장치(1)의 BIST전용패드(3a)가 검사된다.
도 5는 본 발명의 다른 실시예인 검사장치의 한쪽 면 평면도이고, 도 6은 본 발명의 상기 다른 실시예인 검사장치의 다른 쪽 면의 평면도이다.
도 6에서, 실리콘기판(4)의 다른 쪽 면의 중앙 좌측 상부영역과, 중앙 우측 하부영역으로 분할하여 복수의 기둥(6)이 형성되어 있다. 그리고, 이 복수의 기둥(6) 각각에 프로브(5)가 형성되어 있다. 이 복수의 프로브(5)가 한쪽 반도체장치(1)의 BIST전용 패드(3a) 및 다른 쪽 반도체장치(1)의 공용패드(3b)에 접촉하도록 이 패드(3a) 및 (3b)의 위치에 대응하는 위치에 배치되어 있다.
즉, 다수의 기둥(6)은 두개의 군으로 분할되고, 기판(4)을 이 기판(4)의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역으로, 프로브(5)가 기판의 중앙영역 근처에 위치하도록 형성된다.
프로브(5)는 금속배선(9)과 접속되고, 이 금속배선(9)은 관통공(7)을 통해 실리콘기판(4)의 한쪽 면으로 연장되어 있다.
그리고, 도 5에 도시하는 것과 같이 금속배선(9)은 실리콘기판(4)의 양단부측에 배치된 2차전극 패드(8)에 접속된다. 이 2차전극 패드(8)에는 검사신호 발생회로(미도시)로부터의 검사신호가 공급된다.
이상과 같이, 본 발명의 다른 실시예인 검사장치에 따르면 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치여도, 유효하게 검사가능한 검사장치를 실현할 수 있다.
도 7은 본 발명의 다른 실시예인 반도체 장치의 패드위치 설명도이다. 도 7에서, 반도체기판(1)의 양단부에는 복수의 패드(2a, 2b)가 형성되어 있다.
그리고, 반도체장치(1)의 중앙부에는 BIST전용 패드(3a)(프로브 접촉용 패드)와, 공용패드(3b)(프로브 접촉용 패드)가 형성되어 있고, BIST전용 패드(3a)는 반도체장치(1)의 좌단부 상부영역의 패드(2a)에 배선(10)에 의해 접속되고, 공용패드(3b)는 반도체장치(1)의 우단 하부영역의 패드(2b)에 배선(10)에 의해 접속되어 있다.
이 도 7의 예는 반도체장치(1)의 중앙영역에 패드(3a, 3b)를 형성가능한 빈 영역이 존재하는 경우와 WPP(Wafer Process Package)와 같이, 반도체장치 상에 한층 더 재배선층을 형성하고, 반도체장치의 중앙영역에 패드를 형성가능한 경우의 예이다.
도 8은 도 7에 도시한 반도체장치(1)를 검사하기 위한 검사장치로, 본 발명의 또 다른 실시예인 검사장치의 한쪽 면 평면도이고, 도 9는 도 8에 도시한 검사장치의 다른 쪽 면 평면도이다.
도 9에 있어서, 실리콘기판(4)의 다른 쪽 면 중앙영역에 복수의 기둥(6)이 형성되어 있다. 그리고, 이 복수의 기둥(6) 각각에 프로브(5)가 형성되어 있다. 이복수의 프로브(5)가 반도체장치(1)의 BIST전용패드(3a) 및 공용패드(3b)에 접촉하는 것과 같이 이 패드(3a) 및 (3b)의 위치에 대응하는 위치에 배치되어 있다.
프로브(5)는 금속배선(9)과 접속되고, 이 금속배선(9)은 관통공(7)을 통해 실리콘기판(4)의 한쪽 면으로 연장되어 있다.
그리고, 도 8에 도시하는 것과 같이 금속배선(9)은 실리콘기판(4)의 양단부측에 배치된 2차전극패드(8)에 접속된다. 이 2차전극패드(8)에는 검사신호 발생회로(미도시)로부터의 검사신호가 공급된다.
이상과 같이 본 발명의 다른 실시예인 반도체장치에 따르면, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도, 유효하게 검사가능한 검사장치를 실현할 수 있다.
또, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도, 유효하게 검사가능한 검사장치를 실현할 수있다.
또, 본 발명의 또 다른 실시예인 검사장치에 따르면, 다수의 기둥(6)이 2개소로 분할되지 않고 형성되므로, 검사장치 전체의 면적을 작게 할 수 있다. 검사를 위한 위치결정 공간을 많이 확보할 수 있다.
또, 본 발명의 실시예인 반도체장치에 있어서, 입출력패드군(2a, 2b)은 반도체기판(2)의 단면에서 어느 위치까지 형성할 수 있는 지에 의해 패드의 형성영역이 결정되고, 형성할 수 있는 패드의 수도 결정된다. 본 발명의 실시예에 있어서 반도체기판(2)의 단면에서 1패드분의 치수까지 패드를 형성할 수 있는 영역으로 할 수 있다.
본 발명에 따르면, 칩사이즈가 축소화되고, 패드피치가 축소화된 반도체장치라도, 검사장치에 의해 유효하게 검사가능한 반도체장치 및 그 검사장치를 실현할 수 있다.

Claims (5)

  1. 반도체기판의 주면상에 복수의 입출력용 패드를 갖는 반도체장치에서,
    상기 복수의 입출력용 패드는 상기 주면의 양단부로 분할되고, 적어도 일렬로 배치되며, 이 복수의 패드는 반도체장치의 전기적 검사에 이용되는 복수의 검사용패드를 포함하고, 이들 검사용 패드는 두개의 군으로 분할되어, 상기 주면을, 이 주면의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에 형성된 복수의 패드에 상기 두개로 분할된 검사용 패드의 각각이 포함되는 것을 특징으로 하는 반도체장치.
  2. 복수의 기둥과, 이 복수의 기둥 각각에 형성되고, 반도체장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와,
    이 프로브에 접속선을 통해 전기적으로 접속되고, 신호의 입출력용 복수의 2차전극패드를 갖는 기판을 구비하며,
    반도체장치의 검사를 하는 검사장치에서,
    상기 복수의 기둥은 두개의 군으로 분할되고, 상기 기판을 이 기판의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에서, 상기 프로브가 기판의 단부영역에 위치하도록 형성되는 것을 특징으로 하는 반도체장치의 검사장치.
  3. 복수의 기둥과, 이 복수의 기둥 각각에 형성되어, 반도체장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와,
    이 프로브에 접속선을 통해 전기적으로 접속되고, 신호의 입출력용 복수의 2차전극패드를 갖는 기판을 구비하며, 반도체장치의 검사를 하는 검사장치에서,
    상기 복수의 기둥은 두개의 군으로 분할되고, 상기 기판을 이 기판의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에서,
    상기 프로브가 기판의 중앙영역 근처에 위치하도록 형성되는 것을 특징으로 하는 반도체장치의 검사장치.
  4. 반도체기판의 주면상에 복수의 입출력용 패드를 갖는 반도체장치에 있어서,
    상기 복수의 입출력용 패드는 상기 주면의 양단부로 분할되고, 적어도 일렬로 배치되며, 이 복수의 패드는 반도체장치의 전기적 검사에 이용되는 복수의 검사용 패드를 포함하고, 이 검사용 패드는 두개의 군으로 분할되어, 상기 주면을 이 주면의 네 귀퉁이 중 하나를 각각 포함하는 네개의 영역으로 분할했을 때, 대각배치되는 영역에 형성된 복수의 패드에 상기 두개로 분할된 검사용 패드 각각이 포함되고, 상기 주면의 중앙영역에 일렬로 배치되어, 상기 검사용 패드에 전기적으로 접속되고, 검사장치의 검사용 프로브에 접촉되는 프로브 접촉용 패드가 형성되는 것을 특징으로 하는 반도체장치.
  5. 복수의 기둥과,
    이 복수의 기둥 각각에 형성되고 반도체 장치에 형성되는 전기적 검사용 패드에 접촉되는 프로브와,
    이 프로브에 접속선을 통해 전기적으로 접속되고, 신호의 입출력용 복수의 2차전극패드를 갖는 기판을 구비하고,
    반도체장치의 검사를 하는 검사장치에서,
    상기 복수의 기둥은 상기 기판의 중앙영역에 형성되는 것을 특징으로 하는 반도체장치의 검사장치.
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