JPH1154562A - 半導体パッケージ - Google Patents

半導体パッケージ

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JPH1154562A
JPH1154562A JP21041697A JP21041697A JPH1154562A JP H1154562 A JPH1154562 A JP H1154562A JP 21041697 A JP21041697 A JP 21041697A JP 21041697 A JP21041697 A JP 21041697A JP H1154562 A JPH1154562 A JP H1154562A
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JP
Japan
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chip
pads
pad
semiconductor
semiconductor package
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JP21041697A
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English (en)
Inventor
Hajime Iizuka
肇 飯塚
Hideaki Sakaguchi
秀明 坂口
Mitsutoshi Azuma
光敏 東
Naoyuki Koizumi
直幸 小泉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Publication date
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Publication of JPH1154562A publication Critical patent/JPH1154562A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

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  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 X線を使用した画像処理を用いても半導体チ
ップのバンプとチップ用パッドの位置ずれを正確に検出
することができる半導体パッケージを提供する。 【解決手段】 半導体チップ用搭載面Aに半導体チップ
10のバンプ12と接続される複数のチップ用パッド1
6が形成されると共に、半導体チップ用搭載面Aの裏面
側に基板とバンプを介して接続される複数の基板用パッ
ド30が形成されて、チップ用パッド16に半導体チッ
プ10をフリップチップ接続により搭載する半導体パッ
ケージ32において、チップ用パッド16の内の少なく
とも2つのチップ用パッド16の各形成位置に対応する
内層27および裏面側の位置に、配線および基板用パッ
ド30を形成しないようにする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップをフ
リップチップ接続により搭載する半導体パッケージに関
する。
【0002】
【従来の技術】半導体チップの能動素子面を半導体パッ
ケージに向けて接続する方式をフリップチップ接続とい
う。この場合、通常、図4に示すように半導体チップ1
0の能動素子面にはマトリクス状に複数のはんだバンプ
(以下、単にバンプ)12が形成され、また半導体パッ
ケージ14の半導体チップ10の搭載面Aにも同様に半
導体チップ10のバンプ12と接続される複数のチップ
用パッド16がマトリクス状に形成される。そして、半
導体チップ10を裏返して各バンプ12が半導体パッケ
ージ14の搭載面Aに形成された各チップ用パッド16
に一致するように位置合わせした後に、はんだを溶かし
ていっぺんに接続するのである。そして、マトリクス状
の各バンプ12やチップ用パッド16の相互の間隔は数
百ミクロンと狭いため、接続の際に少しでも半導体チッ
プ10の搭載位置がずれると、各バンプ12とチップ用
パッド16との間に位置ずれが生じ、ひどい場合には相
互に接続されない状態となる恐れがある。
【0003】しかしながら、接続状態の検査を行うにも
各バンプ12とパッド16がマトリクス状に配されてい
るため、特に内側に位置するもの同志の接続状態は目視
により簡単には検査できない。このため、図4に示すよ
うに半導体チップ10が搭載された半導体パッケージ1
4の上下に、半導体パッケージ14を挟むようにしてX
線発生器18とX線カメラ20を配置し、半導体パッケ
ージ14の上方(若しくは下方)からX線を当てて撮影
したX線画像(図5や図6)を基に、画像処理部22が
各バンプ12の陰影24とチップ用パッド16の陰影2
6とを認識し、それぞれの陰影24,26の位置ずれの
有無を自動的に検査する方法がある。そして検査の結
果、図5に示すように各陰影24,26同志が重なって
いる場合には半導体チップ10はずれなく半導体パッケ
ージ14の搭載位置に載置されて接続されていると判断
し、図6に示すように各陰影24,26の内、位置(B
1,B2,B3,B4,・・・・)にある陰影24,2
6同志のように、重なり具合が浅かったり、また全く重
なっていない場合には半導体チップ10の搭載位置がず
れていると判断する。
【0004】しかし、近年の半導体パッケージのように
多層に形成されて、特に内層27にグランドプレーンや
電源プレーン等の幅の広い内層配線がある場合には、こ
の内層配線の陰影28がバンプ12やチップ用パッド1
6の陰影24,26と重なってしまい、例えば図6の位
置(B1,B2,B3)にあるチップ用パッド16のよ
うに、チップ用パッド16の陰影26がバンプ12の陰
影24と重なっているのかずれているのかが、X線画像
で判断しにくくなる。また、半導体パッケージ14の搭
載面の裏面側には半導体パッケージ14を基板(不図
示)に接続するためのはんだバンプが取り付けられる基
板用パッド30がマトリクス状に形成されてもおり、こ
のパッド30もまた面積が広く、バンプ12の陰影24
やチップ用パッド16の陰影26と重なって検査の邪魔
になる場合もある。また基板用パッド30の形状自体も
通常はバンプ12やチップ用パッド16と同様の形状
(円形)に形成されているために、X線画像において紛
らわしいためにやはり検査の邪魔になるという場合もあ
る。このため、現在ではX線画像による検査は行わず
に、半導体パッケージの側面から作業者が顕微鏡を用い
て半導体チップと半導体パッケージ間のバンプとパッド
の位置ずれを見ながら検査するという方法が採用されて
いる。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
従来の顕微鏡を用いた検査では、作業者が半導体パッケ
ージを一つずつ手作業で検査するために検査に時間がか
かり、作業効率が良くないという課題がある。
【0006】従って、本発明は上記課題を解決すべくな
され、その目的とするところは、X線を使用した画像処
理を用いても半導体チップのバンプとチップ用パッドの
位置ずれを正確に検出することができる半導体パッケー
ジを提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明のうち請求項1記載の発明は、半導体チップ
用搭載面に該半導体チップのバンプと接続される複数の
チップ用パッドが形成されると共に、前記半導体チップ
用搭載面の裏面側に基板とバンプを介して接続される複
数の基板用パッドが形成されて、前記チップ用パッドに
半導体チップをフリップチップ接続により搭載する半導
体パッケージにおいて、前記チップ用パッドの内の少な
くとも2つのチップ用パッドの各形成位置に対応する内
層および前記裏面側の位置に、配線および前記基板用パ
ッドが形成されていないことを特徴とする。これによれ
ば、上記形成位置にあるチップ用パッドを検査用パッド
とすることによって、チップ用パッドの周囲には内層配
線や基板用パッドが存在しないため、チップ用パッドと
バンプとの位置ずれの有無がX線画像においても明確に
判断することができ、精度の高い位置ずれ検出が行え
る。
【0008】また、さらに前記少なくとも2つのチップ
用パッドは、前記複数のチップ用パッドが形成された領
域の外縁に位置する構成とすると、内側のチップ用パッ
ドに対する半導体チップのバンプのずれ量よりも外縁に
位置するチップ用パッドに対するバンプのずれ量の方が
多くなるために半導体チップの位置ずれを精度よく検出
することができる。また、半導体チップのバンプとチッ
プ用パッドがマトリクス状に形成されている場合に、半
導体チップがちょうどチップ用パッドの単位間隔だけ行
若しくは列方向へ平行にずれていると、内側のチップ用
パッドとバンプとは一致してしまい半導体チップのずれ
を検出できないが、外縁に位置するチップ用パッドでは
対応するバンプが存在しない領域にずれるものがあるた
め、正確に半導体チップのずれを検出できる可能性が高
まる。また、前記少なくとも2つのチップ用パッドは前
記複数のチップ用パッドが形成された領域の外部周縁部
に位置する構成とすると、この少なくとも2つのチップ
用パッドの周囲には、複数のチップ用パッドが形成され
た領域のチップ用パッドに比べて他のチップ用パッドが
少ないために、半導体チップがずれてもチップ用パッド
とバンプとの位置ずれの有無がX線画像においても明確
に判断することができ、一層精度の高い位置ずれ検出が
行える。さらに、少なくとも2つのチップ用パッドは、
ダミーパッドとすると、当該チップ用パッドには配線も
無くなるために、より一層高精度な位置ずれ検出が行え
る。
【0009】
【発明の実施の形態】以下、本発明に係る半導体パッケ
ージの好適な実施の形態を添付図面に基づいて詳細に説
明する。なお、従来例と同じ構成については同じ符号を
付し、説明は省略する。まず、半導体パッケージ32の
構成を図1〜図3、図4を用いて説明する。半導体パッ
ケージ32の基本的な構成は、上記の従来例の半導体パ
ッケージ14と同様である。その基本構成は、半導体パ
ッケージ32の半導体チップ10用搭載面A(以下単に
搭載面とも言う)に、半導体チップ10のバンプ12と
接続される複数のチップ用パッド16が形成されてい
る。また、搭載面Aの裏面側に、半導体パッケージ32
を基板(不図示)に接続するための接続用のバンプが取
り付けられる複数の基板用パッド30が形成されてい
る。半導体パッケージ32は基板と接続用のバンプを介
して接続される。また、この半導体パッケージ32には
半導体チップ10がフリップチップ接続により搭載され
る。
【0010】ここで本発明に係る半導体パッケージ32
の特徴点は、複数のチップ用パッド16の内から少なく
とも2つ(本実施の形態では2つ)のチップ用パッド1
6を検査用パッドとして特定し、特定したチップ用パッ
ド16(16a,16b)の各形成位置E,Fに対応す
る内層27および裏面側の位置には、内層配線および基
板用パッド30を形成しないという構成にある。
【0011】まず、具体的な検査用パッドの特定方法に
ついて説明する。複数のチップ用パッド16の内から検
査用パッドとしてのチップ用パッド16を特定する場
合、少なくとも2つのチップ用パッド16(16a,1
6b)を特定する。このチップ用パッド16a,16b
は、相互にできるだけ離れていることが望ましく、さら
には一例として図3に示すように複数のチップ用パッド
16が領域C内に形成されている場合、その中央部分に
あってもよいが、できればそれぞれ外縁に位置している
ことが好ましい。
【0012】なぜなら、半導体チップ10の半導体パッ
ケージ32の搭載位置(領域Cと略同じ)に対するずれ
には通常、回転方向のずれ成分が含まれている場合が殆
どであり、このずれの回転中心付近に2つの検査用パッ
ドが接近して設けられていると、これら検査用パッドと
それに対応する半導体チップ10のバンプ12とのずれ
量が少なく、X線画像による陰影24,26同志の検査
では位置ずれを起こしていないと判断しても、回転中心
から離れた位置のチップ用パッド16と半導体チップ1
0のバンプ12同志は位置ずれを起こしているという場
合もあり、検査結果が間違ってしまい精度の良いずれ検
出が行えない。一方、2つの検査用パッドをできるだけ
離間して配置、たとえばそれぞれがチップ用パッド16
の領域Cの中心を基準として反対側の外縁となるように
離間して配置しておくと、半導体チップ10と搭載位
置、すなわち領域Cとがずれている場合に、ずれの回転
中心付近に双方とも位置することはない。よって少なく
とも一方においては確実に検査用パッドとしてのチップ
用パッド16と半導体チップ10のバンプ12とのずれ
を検出できる。このため、接近して2つの検査用パッド
が配置された場合のように実際にはずれが生じているチ
ップ用パッド16と半導体チップ10のバンプ12が有
りながらそれを検出できないということは少なくなる。
従って、半導体パッケージ32の搭載位置Cに対する半
導体チップ10の位置ずれの有無を精度よく検出するこ
とができる。
【0013】また、半導体チップ10のバンプ12とチ
ップ用パッド16がマトリクス状に形成されている場合
に、半導体チップ10がちょうどチップ用パッド16の
単位間隔(d1,d2)だけ行方向(図中のY方向)若
しくは列方向(図中のX方向)へ平行にずれていると、
領域Cの内側部分に位置するチップ用パッド16とバン
プ12とは互いに一つ隣のバンプ12とチップ用パッド
16と重なり、位置ずれを起こしているにもかかわら
ず、この位置ずれを検出できない。しかし、外縁に位置
するチップ用パッド16においては、当該チップ用パッ
ド16はバンプ12と重なった状態ではなく単独で検出
される。このため、例えばチップ用パッド16の直径と
バンプ12の直径とを違えておくことにより、検査用パ
ッドとしてのチップ用パッド16a,16bの形成領域
E,Fにある陰影の直径を検出することによって、チッ
プ用パッド16が単独で存在するか、若しくはバンプ1
2が重なっているかを判別することが可能となる。従っ
てこの場合でも半導体チップ10の位置ずれを検出でき
るのである。
【0014】以上のことから、複数のチップ用パッド1
6が図3に示すように、長方形若しくは正方形の領域C
内に形成され、かつマトリクス状に配されたチップ用パ
ッド16から成る場合には、2つの検査用パッド16
a,16bは領域Cの外縁の4つの辺上に位置するチッ
プ用パッド16から選ぶと良く、さらには領域Cの中心
を基準として反対側となる対向する辺上に各検査用パッ
ド16a,16bを特定すると良い。また対角線上とな
る隅部のチップ用パッド16を検査用パッド16a,1
6bとすると、互いに最も離間し、かつそれぞれが領域
Cの外縁に位置することから最も好ましい。
【0015】次に、特定された検査用パッドとしてのチ
ップ用パッド16a,16bの各形成位置E,Fでは、
半導体パッケージ32を平面的に見た状態においてチッ
プ用パッド16a,16bを中心とした半径Rの円形領
域Dに対応する(すなわち円形領域D内に含まれる)半
導体パッケージ32の内層27および裏面側には、それ
ぞれ内層配線(不図示)および基板用パッド30が形成
されていない構造となっている。言い換えれば、半導体
パッケージ32の各内層27および裏面にそれぞれ形成
される内層配線および基板用パッド30は、搭載面Aの
円形領域Dに対応する部位を避けて配線され、また配置
されている。このため、X線画像においては、円形領域
Dにはチップ用パッド16a,16bの陰影26とバン
プ12の陰影24のみが含まれ、内層配線の陰影28や
基板用パッド30の陰影は含まれていない。図1と図2
参照。
【0016】このようにX線画像において、チップ用パ
ッド16a,16bの各形成位置E,Fにおける円形等
の所定形状の領域D内に位置ずれの検査において邪魔に
なる内層配線の陰影28や基板用パッド30の陰影(不
図示)が写らないため、図1や図2に示すように形成位
置E,Fにあるチップ用パッド16a,16bの陰影2
6からのバンプ12の陰影24のずれが明確に判別で
き、確実に半導体チップ10の位置ずれの有無を検出す
ることが可能となる。なお、上記実施の形態では、形成
位置E,Fにおける領域Dの形状を、チップ用パッド1
6a,16bの陰影26やバンプ12の陰影24と同じ
円形状としたが、例えばパッド16の形状に合わせて四
角形や三角形等、多角形状としても良い。
【0017】また、検査用パッドとしてのチップ用パッ
ド16は通常は、当該パッド16に接続された半導体チ
ップ10のバンプ12を半導体パッケージ32を介して
最終的には半導体パッケージ32が搭載される基板の配
線と電気的に接続するものであるため、チップ用パッド
16にはチップ用パッド16と基板用パッド30を電気
的に接続するスルーホールやビア、または配線が接続さ
れている。そして特に配線が接続される場合にはこの配
線もまた金属材料で構成されているために、X線画像上
においては陰影として写る。しかし、ここで領域D内に
含めないようにする内層配線には、このような配線は含
まれないものとする。このような配線は除くことのでき
ない必須のものであるということと、またX線画像にお
いて検査用パッドとしてのチップ用パッド16の周囲に
存在して、位置ずれの検査において特に邪魔になるの
は、電源プレーンやグランドプレーン等の面積の広い内
層配線の陰影28や、チップ用パッド16やバンプ12
と同じ形状に形成され、やはり面積が広く、また形状も
同じために紛らわしい基板用パッド30の陰影が主であ
るからである。
【0018】また、上述した実施の形態のように半導体
パッケージ32の領域C内のチップ用パッド16の内か
ら検査用パッドを特定する構成に代えて、領域C内のチ
ップ用パッド16の内から少なくとも2つのチップ用パ
ッド16のみを領域Cの外部周辺部J(図3の斜線部)
に引き出して検査用パッドとして使用するようにしても
良い。これに対応して、半導体チップ10にもこの検査
用パッドと対応する位置に、半導体チップ10に形成さ
れた電気回路とは電気的に接続されないダミーバンプと
してのバンプ12を追加する構成とする。なお、実際に
この電気回路と電気的に接続されるバンプ12を追加し
ても良い。この構成の半導体パッケージによれば、外部
周辺部J内に対応する内層27や裏面側の位置には検査
用パッドとしてのチップ用パッド16および当該パッド
16への配線と、半導体チップ10のバンプ以外にX線
画像において陰影として写るものを無くすことができ
る。すなわち、2つのチップ用パッドの周囲には、X線
画像による検査の際に邪魔になる陰影が領域C内に検査
用パッドを選定する場合に比べて非常に少なくなる。よ
って、半導体チップがずれてもチップ用パッドとバンプ
との位置ずれの有無がX線画像においてもより明確に判
断することができ、一層精度の高い位置ずれ検出が行え
る。
【0019】また、上述した実施の形態のように半導体
パッケージ32のチップ用パッド16の内、実際に半導
体チップ10と基板との電気的接続に使用されるチップ
用パッド16の内から検査用パッドを特定する構成に代
えて、検査のみのために検査用パッド(ダミーパッド)
としてのチップ用パッドを、半導体パッケージ32の領
域Cの外部周縁部J内に(一例として位置G,Hに)追
加して設ける構成とする。そして同じく半導体チップ1
0にもこの検査用パッドと対応する位置に、半導体チッ
プ10に形成された電気回路とは電気的に接続されない
ダミーバンプとしてのバンプ12を追加する構成として
も良い。この構成の半導体パッケージによれば、追加さ
れたチップ用パッドはダミーパッドであるために、この
パッドには基板用パッド30と接続するためのスルーホ
ールやビアさらに配線といったものを接続する必要がな
くなる。よって、X線画像におけるチップ用パッド16
の各形成位置G,Hに対応する領域Dには、チップ用パ
ッド16の陰影26とバンプ12の陰影のみが含まれ、
位置ずれの検査の邪魔になる内層配線の陰影28や基板
用パッド30の陰影(不図示)、さらにはチップ用パッ
ド16への配線の陰影が全く写らなくすることができ
る。このため、半導体パッケージ32の搭載位置Cに対
する半導体チップ10の位置ずれ検出の精度をさらに高
めることができるという効果を奏する。
【0020】以上、本発明の好適な実施の形態について
種々述べてきたが、本発明は上述する実施の形態に限定
されるものではなく、発明の精神を逸脱しない範囲で多
くの改変を施し得るのはもちろんである。
【0021】
【発明の効果】本発明に係る半導体パッケージを用いる
と、少なくとも2つのチップ用パッドの各形成位置に対
応する内層および裏面側には、配線および基板用パッド
が形成されていないため、この形成位置にあるチップ用
パッドを検査用パッドとすることによって、チップ用パ
ッドの周囲にはX線画像を用いた検査において邪魔にな
る面積の広い内層配線や基板用パッドの陰影が写らな
い。よって、チップ用パッドとバンプとの位置ずれがX
線画像においても明確に判断することができ、X線画像
を用いた自動検査が可能となることから検査時間の短縮
が可能となるという効果を奏する。
【図面の簡単な説明】
【図1】本発明に係る半導体パッケージに半導体チップ
を搭載した状態でのX線画像の要部を示す説明図である
(位置ずれがない場合)。
【図2】本発明に係る半導体パッケージに半導体チップ
を搭載した状態でのX線画像の要部を示す説明図である
(位置ずれが生じている場合)。
【図3】半導体パッケージの搭載面の構成を示す平面図
である。
【図4】X線を用いた検査装置の概要構成と、半導体チ
ップを搭載した半導体パッケージの概要構成を示す斜視
図である。
【図5】従来の半導体パッケージに半導体チップを搭載
した状態でのX線画像の要部を示す説明図である(位置
ずれがない場合)。
【図6】従来の半導体パッケージに半導体チップを搭載
した状態でのX線画像の要部を示す説明図である(位置
ずれが生じている場合)。
【符号の説明】
10 半導体チップ 12 バンプ 16 チップ用パッド 27 内層 30 基板用パッド 32 半導体パッケージ A 搭載面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小泉 直幸 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップ用搭載面に該半導体チップ
    のバンプと接続される複数のチップ用パッドが形成され
    ると共に、前記半導体チップ用搭載面の裏面側に基板と
    バンプを介して接続される複数の基板用パッドが形成さ
    れて、前記チップ用パッドに半導体チップをフリップチ
    ップ接続により搭載する半導体パッケージにおいて、 前記チップ用パッドの内の少なくとも2つのチップ用パ
    ッドの各形成位置に対応する内層および前記裏面側の位
    置に、配線および前記基板用パッドが形成されていない
    ことを特徴とする半導体パッケージ。
  2. 【請求項2】 前記少なくとも2つのチップ用パッド
    は、前記複数のチップ用パッドが形成された領域の外縁
    に位置することを特徴とする請求項1記載の半導体パッ
    ケージ。
  3. 【請求項3】 前記少なくとも2つのチップ用パッド
    は、前記複数のチップ用パッドが形成された領域の外部
    周縁部に位置することを特徴とする請求項1記載の半導
    体パッケージ。
  4. 【請求項4】 前記少なくとも2つのチップ用パッド
    は、ダミーパッドであることを特徴とする請求項1、2
    または3記載の半導体パッケージ。
JP21041697A 1997-08-05 1997-08-05 半導体パッケージ Pending JPH1154562A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141650A (ja) * 2000-10-31 2002-05-17 Shibuya Kogyo Co Ltd フラックス転写装置及びボール搭載装置
JP2003084042A (ja) * 2001-09-12 2003-03-19 Hitachi Ltd 半導体装置及びその検査装置
WO2009081685A1 (ja) * 2007-12-26 2009-07-02 Murata Manufacturing Co., Ltd. 部品実装基板およびその製造方法

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