JP2008235434A - 半導体パッケージ - Google Patents

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Abstract

【課題】実使用の端子が確保されており、顧客による基板への実装が不要な半導体パッケージを提供する。
【解決手段】ＬＧＡパッケージ１００は、複数の電極パッド１１１を備えるベアチップ１０３、辺を有する平面形状であり一方の面にベアチップ１０３が搭載されるＬＧＡ基板１０１、およびＬＧＡ基板１０１の一方の面の一部を覆いベアチップ１０３を封止する封止樹脂１０５を含む。一方の面の上部から見たとき、ＬＧＡ基板１０１が封止樹脂１０５に覆われていない未封止領域が、当該辺を含み辺に沿って選択的に設けられた領域であって、ＬＧＡ基板１０１の未封止領域に、電極パッド１１１に接続するユーザ用電極１１７が設けられるとともに、ＬＧＡ基板１０１の他方の面に、電極パッド１１１に接続する複数のテスト用ランドが設けられている。
【選択図】図１

Description

本発明は、半導体パッケージに関し、特に、ＬＧＡ（Land Grid Array）パッケージに関する。
従来のＬＧＡ（Land Grid Array）パッケージでは、たとえばメモリパッケージが実装されたＳＩＭＭ（Single Inline Memory Module）やＤＩＭＭ（Double Inline Memory Module）のように、複数のＬＳＩ（Large Scale Integration）パッケージがモジュール基板に並べて実装されていた。
従来の半導体パッケージとして、特許文献１（特開２００５−３０２８７１号公報）に記載のものがある。
同文献においては、ＢＧＡ基板のチップ搭載面に、基板端部に沿ってテスト用のボンディングパッドが配置されている。ボンディングパッドが配置された端部をテスト装置のソケットに差し込んでテストする。テスト後、ボンディングパッドは、チップの電極パッドとワイヤボンディングされ、樹脂で封止される。
また、ＬＧＡタイプのパッケージの端子に接続されるソケットとして、特許文献２（特開２００１−２１７０５４号公報）に記載のものがある。
また、技術分野は異なるが、テスト端子を備える半導体装置として、特許文献３（特開昭６０−２００５３７号公報）に記載のものがある。同文献記載の装置では、ピングリットアレイの基板の周辺部に実使用リードが配置されており、その内側にリードレスのテスト専用端子が設けられている。
特開２００５−３０２８７１号公報 特開２００１−２１７０５４号公報 特開昭６０−２００５３７号公報
ところが、従来の半導体パッケージにおいては、ソケット等に接続して用いようとした場合、一度モジュール基板に実装しなければならなかった。この点を、図９および図１０を参照して説明する。図９は、パッケージの構成を示す断面図であり、図１０は、図９に示したパッケージを有するモジュールの構成を示す斜視図である。
図９に示したＬＧＡパッケージ２００は、ＬＧＡ基板２０１上にベアチップ２０３が搭載され、ベアチップ２０３およびボンディングワイヤ２１３が封止樹脂２０５により封止されている。封止樹脂２０５は、ＬＧＡ基板２０１のチップ搭載面全面を覆う。また、ＬＧＡ基板２０１の裏面には複数の半田ボール２７１が設けられている。
図９に示したパッケージにおいては、外部接続端子として機能する電極が半田ボール２７１である。このため、ＬＧＡパッケージ２００のユーザがソケット等の接続様式に用いようとした場合、図１０に示したように、コネクタ電極２７５を有するモジュール基板２７３にＬＧＡパッケージ２００を実装しなければならなかった。このため、実装後の装置全体のサイズが大型化していた。また、半導体パッケージのモジュール基板への実装はユーザが行う場合、実装の手間が生じ、実装不良が発生する懸念もあった。
また、特許文献１に記載のパッケージでは、テスト用のボンディングパッドは、テスト後、封止されてしまう。このため、パッケージをモジュール基板に実装した後、封入前と同等のテストをできるようにする点においても、改善の余地があった。
本発明によれば、
複数の外部接続電極を備えるベアチップと、
辺を有する平面形状であって、一方の面に前記ベアチップが搭載されるＬＧＡ基板と、
前記ＬＧＡ基板の前記一方の面に設けられ、前記一方の面の一部を覆うとともに前記ベアチップを封止する封止樹脂と、
を含み、
前記一方の面の上部から見たとき、前記ＬＧＡ基板が前記封止樹脂に覆われていない未封止領域が、前記辺を含み前記辺に沿って選択的に設けられた領域であって、
前記ＬＧＡ基板の未封止領域に、前記外部接続電極に接続する第一電極が設けられるとともに、
前記ＬＧＡ基板の他方の面に、前記外部接続電極に接続する複数の第二電極が設けられ、
前記複数の第二電極が、検査用ランドである、半導体パッケージが提供される。
本発明においては、ベアチップが搭載されたＬＧＡ基板の辺を含み辺に沿った領域に、未封止領域が選択的に設けられている。そして、未封止領域に、実使用電極として機能する第一電極が設けられている。この構成により、ＬＧＡ基板の未封止領域をそのまま外部接続領域として用いることができる。このため、半導体パッケージをモジュール基板に実装する工程が不要となるため、装置全体の小型化が可能となる。また、ユーザが使用前にモジュール基板に実装する必要がないため、容易に使用でき、また実装不良の発生を抑制することができる。
また、本発明においては、第一電極が未封止領域に設けられるとともに、ＬＧＡ基板の他方の面に、検査用ランドとして機能する複数の第二電極が設けられている。封止樹脂を有しないＬＧＡ基板の他方の面に検査用ランドを設けることにより、封止後のベアチップの動作を、ベアチップもしくはパッケージ製造者等が容易に検査可能な構造となっている。
以上説明したように、本発明によれば、実使用の端子が確保されており、顧客による基板への実装が不要な半導体パッケージを提供することができる。
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、共通の構成要素には同じ符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態における半導体パッケージを示す斜視図であり、図２は図１のＡ−Ａ’断面図である。また、図３は、図１に示した半導体パッケージのＬＧＡ基板１０１の裏面を示す平面図である。
図１〜図３に示した半導体パッケージ（ＬＧＡパッケージ１００）は、複数の外部接続電極（電極パッド１１１）を備えるベアチップ１０３、一方の面（チップ搭載面）にベアチップ１０３が搭載されるＬＧＡ基板１０１、ＬＧＡ基板１０１のチップ搭載面に設けられた封止樹脂１０５を含む。
封止樹脂１０５は、ＬＧＡ基板１０１のチップ搭載面の一部を覆うとともにベアチップ１０３を封止する。
ＬＧＡ基板１０１は、辺を有する平面形状、具体的には矩形であり、チップ搭載面の上部から見たとき、封止樹脂１０５に覆われた封止領域と封止樹脂１０５に覆われていない未封止領域とからなる。未封止領域は、矩形の一辺を含み当該辺に沿って選択的に設けられた領域である。未封止領域からなる接続領域１１５の幅（Ａ−Ａ’方向）に特に制限はなく、たとえば後述するソケット１１９との接続が実用上問題ない程度であればよい。
ＬＧＡ基板１０１の未封止領域には、ベアチップ１０３のランド１０９に接続する第一電極（ユーザ用電極１１７）が設けられるとともに、封止領域において、ＬＧＡ基板１０１の他方の面（裏面）に、ランド１０９に接続する複数の第二電極（テスト用ランド１０７）が設けられている。
ＬＧＡ基板１０１の裏面から見たとき、ユーザ用電極１１７とテスト用ランド１０７とは異なる平面形状のランドとなっており、これらのいずれにもリード電極やバンプ電極が接続されていない。また、ＬＧＡパッケージ１００においては、テスト用ランド１０７の数はユーザ用電極１１７の数よりも多い。
ここで、ユーザ用電極１１７は、ＬＧＡパッケージ１００のユーザが実際に外部接続のために使用する端子として機能する。ＬＧＡパッケージ１００では、ＬＧＡ基板１０１の未封止領域が、外部接続用の接続領域１１５となっており、接続領域１１５がソケット１１９に挿入される。ソケット１１９のストライプ状の凹部の幅および深さは、それぞれ、接続領域１１５におけるＬＧＡ基板１０１の厚さおよび接続領域１１５の幅に対応している。ソケット１１９の内側面には、各ユーザ用電極１１７に対応する位置に電極１２５が設けられている。接続領域１１５がソケット１１９に挿入されると、接続領域１１５の両面に配置された複数のユーザ用電極１１７が、それぞれ異なる電極１２５に接する。これにより、ベアチップ１０３に設けられた電極パッド１１１がコネクタ電極となり、ボンディングワイヤ１１３、ランド１０９、配線１２１およびユーザ用電極１１７を介して、パッケージ外部の電極１２５に接続される。
ユーザ用電極１１７は、複数の電極パッド１１１のうちのいずれかに接続される。ＬＧＡパッケージ１００において、すべての電極パッド１１１について、対応するユーザ用電極１１７が設けられていてもよいし、一部の電極パッド１１１に接続されるユーザ用電極１１７のみを有していてもよい。
また、テスト用ランド１０７は、パッケージの検査用端子として機能し、たとえばベアチップ１０３またはＬＧＡパッケージ１００の製造者が用いる。
テスト用ランド１０７は、封止領域において、ＬＧＡ基板１０１の裏面に正方格子状に配置されている。具体的には、テスト用ランド１０７は、ベアチップ１０３に設けられた電極パッド１１１の数以上設けられている。複数のテスト用ランド１０７は、複数の電極パッド１１１のうちのいずれかに接続され、すべての電極パッド１１１について、対応するテスト用ランド１０７が設けられている。
また、封止領域において、ＬＧＡ基板１０１のチップ搭載面に、ベアチップ１０３の外縁に沿って複数のランド１０９が配置されている。ベアチップ１０３の電極パッド１１１とＬＧＡ基板１０１のランド１０９とが、ボンディングワイヤ１１３により接続されている。
次に、ＬＧＡパッケージ１００の製造方法を説明する。
まず、ベアチップ１０３およびＬＧＡ基板１０１を準備する。ベアチップ１０３は、たとえば平面形状が矩形のメモリチップであり、矩形の各辺に沿って電極パッド１１１を配置する。
また、ＬＧＡ基板１０１には、接続領域１１５となる領域の所定の位置に所定の数のユーザ用電極１１７を形成する。また、封止領域となる領域において、チップ搭載面にランド１０９を形成するとともに裏面にテスト用ランド１０７を形成する。また、ランド１０９と電極パッド１１１またはテスト用ランド１０７とを接続する配線１２１を形成する。
そして、ＬＧＡ基板１０１のチップ搭載面にベアチップ１０３を搭載し、ランド１０９と電極パッド１１１とをボンディングワイヤ１１３でワイヤボンディングし、接続領域１１５以外の領域を封止樹脂１０５で封止する。以上の手順により、図１〜図３に示したＬＧＡパッケージ１００が得られる。
次に、本実施形態の作用効果を説明する。
本実施形態においては、ＬＧＡ基板１０１の一辺に沿った端部領域が封止されておらず、外部接続用の接続領域１１５となっている。ＬＧＡ基板１０１の一辺を含み当該一辺の近傍に接続領域１１５を設けることにより、接続領域１１５においてＬＧＡ基板１０１を直接ソケット１１９に差し込んで使用することができる。こうすれば、ＬＧＡパッケージ１００のユーザが、使用前にモジュール基板に実装する工程が不要となる。
また、ベアチップ１０３のモジュール基板への再実装が不要となるため、パッケージサイズ全体の小型化および薄型化が可能となる。さらに、実装工程が不要となるため、実装不良が発生しない。また、実装時の加熱工程、たとえば半田実装時の加熱工程が不要となるため、ベアチップ１０３の再利用に適した構成となっている。
また、本実施形態においては、ユーザ用電極１１７に加えて、ＬＧＡ基板１０１の裏面に各ベアチップ１０３に接続するテスト用ランド１０７が設けられている。このため、ベアチップ１０３またはＬＧＡパッケージ１００の製造者等が、テスト用ランド１０７を用いて封止後のベアチップ１０３の動作を容易に検査することができる。また、ベアチップ１０３が封止された状態のまま、非破壊で封止前と同等の検査をすることができる。
このように、本実施形態においては、ユーザの実使用および製造者等の検査のいずれにも適用でき、その際再実装や分解せずにそのまま用いることができるとともに、小型で薄型のパッケージ構造を得ることができる。この作用効果は、テスト端子（テスト用ランド１０７）が多く、ユーザ使用端子（ユーザ用電極１１７）が少ないメモリパッケージに特に顕著である。
また、ＬＧＡパッケージ１００においては、接続領域１１５において、ＬＧＡ基板１０１のチップ搭載面または裏面から側面にかけて、ユーザ用電極１１７が露出しており、ＬＧＡ基板１０１の側面からソケット１１９に挿入される構成となっている。このため、ＬＧＡパッケージ１００では、ＳＩＭＭやＤＩＭＭのように、ソケット１１９を有するセット基板にＬＧＡ基板１０１を９０度で接続することができる。こうした接続様式とすれば、セット基板での配線が、厚み方向になるため、セット基板とＬＧＡパッケージ１００とを並列に置く場合よりも、抵抗・容量成分を少なくすることができる。
以下においては、第一の実施形態と異なる点を中心に説明する。
（第二の実施形態）
第一の実施形態において、電極パッド１１１、ユーザ用電極１１７およびテスト用ランド１０７の数および配置を以下のようにしてもよい。
図４（ａ）および図４（ｂ）は、本実施形態におけるＬＧＡパッケージの構成を示す平面図である。図４（ａ）は、パッケージのチップ搭載面を示し、図４（ｂ）は裏面を示す。
図４（ａ）および図４（ｂ）に示したＬＧＡパッケージは、テスト用ランド１０７を、電極パッド１１１の数だけ備えるとともに、ユーザ用電極１１７を、複数の電極パッド１１１のうち、一部の電極パッド１１１の数だけ備える。
具体的には、図４（ａ）および図４（ｂ）に示したＬＧＡパッケージは、電極パッド１１１として、ａからｈまでの８つの電極パッドを有する。
また、このパッケージは、電極パッド１１１のうち、ａ、ｂ、ｇおよびｈに接続するユーザ用電極１１７として、それぞれ、Ａ、Ｂ、ＧおよびＨを有する。接続領域１１５において、ユーザ用電極１１７のうち、ＡおよびＢは、ＬＧＡ基板１０１のチップ搭載面に設けられ、ＧおよびＨは裏面に設けられている。
また、このパッケージは、ＬＧＡ基板１０１の裏面に、電極パッド１１１のうち、ａ〜ｈのすべてに対応して、テスト用ランド１０７（Ａ〜Ｈ）を有する。
また、以上においては、接続領域１１５において、ＬＧＡ基板１０１の両面にユーザ用電極１１７が設けられた例を示したが、接続領域１１５において、ＬＧＡ基板１０１の片面にのみユーザ用電極１１７が設けられていてもよい。
これらのパッケージにおいても、第一の実施形態と同様の作用効果が得られる。
図５は、このようなＬＧＡパッケージの構成を示す図であり、チップ搭載面側を示す。図５に示したＬＧＡパッケージの基本構成は図４（ａ）および図４（ｂ）に示したものと同様であるが、すべてのユーザ用電極１１７（Ａ、Ｂ、Ｇ、Ｈ）がチップ搭載面に設けられている点が異なる。
（第三の実施形態）
図６は、本実施形態における半導体パッケージを示す斜視図であり、図７は図６のＡ−Ａ’断面図であり、図６に示した半導体パッケージにソケットを接続する様子を示す図である。また、図８は、図６に示した半導体パッケージのＬＧＡ基板１０１の裏面を示す平面図である。
図６〜図８に示したＬＧＡパッケージ１１０の基本構成はＬＧＡパッケージ１００（図１〜図３）と同様であるが、接続領域１１５の構造が異なる。
具体的には、ＬＧＡパッケージ１１０では、ＬＧＡ基板１０１の未封止領域において、ＬＧＡ基板１０１のチップ搭載面にコネクタ（コネクタ部１２７）が形成されており、ソケット１１９の凹部とコネクタ部１２７とが勘合するように構成されている。
本実施形態においても、ＬＧＡ基板１０１の一辺およびその近傍を接続領域１１５とするとともに、未封止領域においてＬＧＡ基板１０１の裏面にテスト用ランド１０７が設けられている。このため、第一の実施形態と同様の作用効果が得られる。
また、本実施形態においては、封止樹脂１０５とコネクタ部１２７とが同じ側に設けられている。こうすれば、ＬＧＡ基板１０１の裏面にコネクタ部１２７およびユーザ用電極１１７を設けた場合と比較して、ソケット１１９を有するセット基板に接続した場合に、コネクタ部１２７の厚みをモールド厚に含むことができるので、セット基板と接続した場合の厚みをモールド分薄くすることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
本実施形態における半導体パッケージを示す斜視図である。 図１のＡ−Ａ’断面図である。 図１に示した半導体パッケージのＬＧＡ基板の裏面を示す平面図である。 本実施形態におけるＬＧＡパッケージの構成を示す平面図である。 本実施形態におけるＬＧＡパッケージの構成を示す平面図である。 本実施形態におけるＬＧＡパッケージの構成を示す斜視図である。 図６のＡ−Ａ’断面図である。 図６に示した半導体パッケージのＬＧＡ基板の裏面を示す平面図である。 パッケージの構成を示す断面図である。 図９に示したパッケージを有するモジュールの構成を示す斜視図である。
符号の説明
１００ ＬＧＡパッケージ
１０１ ＬＧＡ基板
１０３ ベアチップ
１０５ 封止樹脂
１０７ テスト用ランド
１０９ ランド
１１１ 電極パッド
１１３ ボンディングワイヤ
１１５ 接続領域
１１７ ユーザ用電極
１１９ ソケット
１２１ 配線
１２５ 電極
１２７ コネクタ部
２００ ＬＧＡパッケージ
２０１ ＬＧＡ基板
２０３ ベアチップ
２０５ 封止樹脂
２１３ ボンディングワイヤ
２７１ 半田ボール
２７３ モジュール基板
２７５ コネクタ電極

Claims (4)

  1. 複数の外部接続電極を備えるベアチップと、
    辺を有する平面形状であって、一方の面に前記ベアチップが搭載されるＬＧＡ基板と、
    前記ＬＧＡ基板の前記一方の面に設けられ、前記一方の面の一部を覆うとともに前記ベアチップを封止する封止樹脂と、
    を含み、
    前記一方の面の上部から見たとき、前記ＬＧＡ基板が前記封止樹脂に覆われていない未封止領域が、前記辺を含み前記辺に沿って選択的に設けられた領域であって、
    前記ＬＧＡ基板の未封止領域に、前記外部接続電極に接続する第一電極が設けられるとともに、
    前記ＬＧＡ基板の他方の面に、前記外部接続電極に接続する複数の第二電極が設けられ、
    前記複数の第二電極が、検査用ランドである、半導体パッケージ。
  2. 請求項１に記載の半導体パッケージにおいて、前記未封止領域において、前記一方の面に前記第一電極が設けられた、半導体パッケージ。
  3. 請求項２に記載の半導体パッケージにおいて、
    前記未封止領域において、前記ＬＧＡ基板の前記一方の面にコネクタが形成された、半導体パッケージ。
  4. 請求項１乃至３いずれかに記載の半導体パッケージにおいて、
    前記第二電極を、前記外部接続電極の数だけ備えるとともに、
    前記第一電極を、前記複数の外部接続電極のうち、一部の外部接続電極の数だけ備える、半導体パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952186B2 (en) * 2007-03-19 2011-05-31 Renesas Electronics Corporation Semiconductor package land grid array substrate and plurality of first and second electrodes
WO2015038149A1 (en) * 2013-09-13 2015-03-19 Intel Corporation Land grid array socket for electro-optical modules
CN109581202A (zh) * 2017-09-28 2019-04-05 华为技术有限公司 叠层封装的测试装置和测试系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072563A (zh) * 2021-10-29 2023-05-05 长鑫存储技术有限公司 半导体结构及其制备方法、测试系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273243A (ja) * 1994-03-30 1995-10-20 Toshiba Corp 半導体パッケージ
JPH1174302A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 樹脂封止型半導体装置
JP2001110979A (ja) * 1999-10-07 2001-04-20 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005109127A (ja) * 2003-09-30 2005-04-21 Seiko Epson Corp 半導体パッケージおよび半導体パッケージの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60200537A (ja) 1984-03-26 1985-10-11 Hitachi Comput Eng Corp Ltd テスト専用端子付半導体装置
JP3801830B2 (ja) 2000-02-02 2006-07-26 株式会社エンプラス 電気部品用ソケット
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
JP2005302871A (ja) 2004-04-08 2005-10-27 Toshiba Corp 積層半導体装置及びその製造方法。
US20070108583A1 (en) * 2005-08-08 2007-05-17 Stats Chippac Ltd. Integrated circuit package-on-package stacking system
JP4970994B2 (ja) * 2007-03-19 2012-07-11 ルネサスエレクトロニクス株式会社 半導体パッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273243A (ja) * 1994-03-30 1995-10-20 Toshiba Corp 半導体パッケージ
JPH1174302A (ja) * 1997-08-28 1999-03-16 Toshiba Corp 樹脂封止型半導体装置
JP2001110979A (ja) * 1999-10-07 2001-04-20 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2005109127A (ja) * 2003-09-30 2005-04-21 Seiko Epson Corp 半導体パッケージおよび半導体パッケージの製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7952186B2 (en) * 2007-03-19 2011-05-31 Renesas Electronics Corporation Semiconductor package land grid array substrate and plurality of first and second electrodes
WO2015038149A1 (en) * 2013-09-13 2015-03-19 Intel Corporation Land grid array socket for electro-optical modules
US9627809B2 (en) 2013-09-13 2017-04-18 Intel Corporation Land grid array socket for electro-optical modules
CN109581202A (zh) * 2017-09-28 2019-04-05 华为技术有限公司 叠层封装的测试装置和测试系统
CN109581202B (zh) * 2017-09-28 2020-07-07 华为技术有限公司 叠层封装的测试装置和测试系统

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