JP2005109127A - 半導体パッケージおよび半導体パッケージの製造方法 - Google Patents
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Abstract
【課題】 専用ソケットを用いることなく、半導体パッケージの特性検査を行う。
【解決手段】 ランド３に接続された検査用配線４をキャリア基板１が設けるとともに、コネクタ２をキャリア基板１に一体的に設け、半導体チップ６が搭載されたキャリア基板１をそのままバーインチャンバに投入して、半導体チップ６の特性検査を行った後、半導体チップ６が搭載されたキャリア基板１を個片化する。
【選択図】 図１
【解決手段】 ランド３に接続された検査用配線４をキャリア基板１が設けるとともに、コネクタ２をキャリア基板１に一体的に設け、半導体チップ６が搭載されたキャリア基板１をそのままバーインチャンバに投入して、半導体チップ６の特性検査を行った後、半導体チップ６が搭載されたキャリア基板１を個片化する。
【選択図】 図１
Description
本発明は半導体パッケージおよび半導体パッケージの製造方法に関し、特に、半導体チップが搭載された半導体パッケージのバーインを行う場合に適用して好適なものである。
従来の半導体装置では、半導体チップが搭載された半導体パッケージのバーインを行う場合、バーインボードに搭載された専用ソケットに個々の半導体パッケージを収納し、そのバーインボードをバーインチャンバに投入することが行われていた。
また、例えば、特許文献１には、所定のボンディングパッドと半導体ウェハの外周部に設けられたテスト用パッド間とを結ぶ通電用配線を、各集積回路間に設けられたストリートライン内に備えることにより、集積回路ベアチップを半導体ウェハの段階で直接バーインテストする方法が開示されている。
特開平８−３３５６１６号公報
また、例えば、特許文献１には、所定のボンディングパッドと半導体ウェハの外周部に設けられたテスト用パッド間とを結ぶ通電用配線を、各集積回路間に設けられたストリートライン内に備えることにより、集積回路ベアチップを半導体ウェハの段階で直接バーインテストする方法が開示されている。
しかしながら、半導体パッケージのバーインを行うために、専用ソケットが搭載されたバーインボードを用いる方法では、専用ソケットおよびバーインボードを製品ごとに用意する必要がある。このため、専用ソケットおよびバーインボードを製品ごとに開発する必要があるとともに、高価な専用ソケットおよびバーインボードを製品ごとに購入する必要があり、コストアップを招くという問題があった。
また、特許文献１に開示された方法では、半導体ウェハを直接バーインテストすることができるが、半導体パッケージを直接バーインテストすることができない。このため、半導体パッケージのバーインを行うために、専用ソケットが搭載されたバーインボードを用いる必要があり、コストアップを招くという問題があった。
そこで、本発明の目的は、専用ソケットを用いることなく、特性検査を行うことが可能な半導体パッケージおよび半導体パッケージの製造方法を提供することである。
そこで、本発明の目的は、専用ソケットを用いることなく、特性検査を行うことが可能な半導体パッケージおよび半導体パッケージの製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体パッケージによれば、半導体チップが搭載されたキャリア基板と、前記キャリア基板に形成された端子電極と、前記キャリア基板に形成され、前記端子電極に接続された検査用配線とを備えることを特徴とする。
これにより、キャリア基板に形成された検査用配線を介して半導体チップに信号を入出力させることが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体チップの特性検査を行うことが可能となり、専用ソケットが搭載されたバーインボードを不要として、検査コストを低減することができる。
これにより、キャリア基板に形成された検査用配線を介して半導体チップに信号を入出力させることが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体チップの特性検査を行うことが可能となり、専用ソケットが搭載されたバーインボードを不要として、検査コストを低減することができる。
また、本発明の一態様に係る半導体パッケージによれば、前記キャリア基板に形成されたコネクタと、前記コネクタに設けられ、前記検査用配線に接続されたリード配線とをさらに備えることを特徴とする。
これにより、キャリア基板に形成されたコネクタを検査装置に接続することで、キャリア基板に形成されたコネクタを介して半導体チップに信号を入出力させることが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となり、半導体パッケージの検査を行うために、専用ソケットが搭載されたバーインボードを不要として、検査コストを低減することができる。
これにより、キャリア基板に形成されたコネクタを検査装置に接続することで、キャリア基板に形成されたコネクタを介して半導体チップに信号を入出力させることが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となり、半導体パッケージの検査を行うために、専用ソケットが搭載されたバーインボードを不要として、検査コストを低減することができる。
また、本発明の一態様に係る半導体パッケージによれば、前記検査用配線および前記リード配線に接続され、前記半導体チップの検査信号を生成し検査結果を記憶する制御回路をさらに備えることを特徴とする。
これにより、キャリア基板に形成されたコネクタを検査装置に接続することで、キャリア基板に形成されたコネクタを介して半導体チップに信号を入出力させることが可能となるとともに、半導体チップの検査信号をキャリア基板側で生成することが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となるとともに、複雑な検査信号をバーインチャンバ側で生成することを不要として、検査装置の構成を簡略化することができ、検査コストを低減することができる。
これにより、キャリア基板に形成されたコネクタを検査装置に接続することで、キャリア基板に形成されたコネクタを介して半導体チップに信号を入出力させることが可能となるとともに、半導体チップの検査信号をキャリア基板側で生成することが可能となる。このため、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となるとともに、複雑な検査信号をバーインチャンバ側で生成することを不要として、検査装置の構成を簡略化することができ、検査コストを低減することができる。
また、本発明の一態様に係る半導体パッケージの製造方法によれば、コネクタが設けられたキャリア基板上に半導体チップを搭載する工程と、前記コネクタを介して前記半導体チップに信号を入出力することにより、前記キャリア基板上に搭載された半導体チップの検査を行う工程と、前記半導体チップが搭載されたキャリア基板を個片化する工程とを備えることを特徴とする。
これにより、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となるとともに、半導体パッケージの特性検査を行う際に複数の半導体パッケージを一体的に取り扱うことが可能となる。このため、専用ソケットが搭載されたバーインボードを用いることなく、半導体パッケージの特性検査を行うことが可能となり、検査コストを低減することが可能となるとともに、専用ソケットが搭載されたバーインボードの開発を不要として、検査時のスループットを向上させることが可能となる。
また、本発明の一態様に係る半導体パッケージの製造方法によれば、コネクタが設けられたキャリア基板上に半導体チップを搭載する工程と、前記半導体チップの検査信号を生成し検査結果を記憶する制御回路を前記キャリア基板上に搭載する工程と、前記コネクタおよび制御回路を介して前記半導体チップに信号を入出力することにより、前記キャリア基板上に搭載された半導体チップの検査を行う工程と、前記半導体チップの検査結果を前記制御回路に記憶させる工程と、前記半導体チップが搭載されたキャリア基板を個片化する工程と、前記制御回路に記憶された前記半導体チップの検査結果にもとづいて、前記半導体チップが搭載された個片化後のキャリア基板をリジェクトする工程とを備えることを特徴とする。
これにより、半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となるとともに、複雑な検査信号をバーインチャンバ側で生成することを不要として、検査装置の構成を簡略化することができ、検査コストを低減することができる。
以下、本発明の実施形態に係る半導体パッケージおよびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体パッケージの個片化前の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
図１において、キャリア基板１上には、ランド３が設けられるとともに、ランド３に接続された検査用配線４が設けられている。また、キャリア基板１にはコネクタ２が一体的に設けられ、コネクタ２にはリード配線５が形成されている。なお、コネクタ２が設けられたキャリア基板１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、コネクタ２が設けられたキャリア基板１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。
図１（ａ）は、本発明の第１実施形態に係る半導体パッケージの個片化前の概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。
図１において、キャリア基板１上には、ランド３が設けられるとともに、ランド３に接続された検査用配線４が設けられている。また、キャリア基板１にはコネクタ２が一体的に設けられ、コネクタ２にはリード配線５が形成されている。なお、コネクタ２が設けられたキャリア基板１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、コネクタ２が設けられたキャリア基板１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。
また、キャリア基板１の裏面には突出電極８が配置され、突出電極８は、キャリア基板１に設けられた内部配線を介してランド３と接続されている。なお、突出電極８としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。
また、キャリア基板１上には、複数の半導体チップ６が搭載され、各半導体チップ６は導電性ワイヤ７を介してランド３と接続されている。なお、導電性ワイヤ７としては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、半導体チップ６をキャリア基板１上に実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板１上に半導体チップ６をフリップチップ実装するようにしてもよく、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合に、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
また、キャリア基板１上には、複数の半導体チップ６が搭載され、各半導体チップ６は導電性ワイヤ７を介してランド３と接続されている。なお、導電性ワイヤ７としては、例えば、ＡｕワイヤやＡｌワイヤなどを用いることができる。また、上述した実施形態では、半導体チップ６をキャリア基板１上に実装する場合、ワイヤボンド接続を用いる方法について説明したが、キャリア基板１上に半導体チップ６をフリップチップ実装するようにしてもよく、例えば、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合に、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）接合などの圧接接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。
さらに、キャリア基板１上には、制御用チップ１０が搭載され、制御用チップ１０は導電性ワイヤ７を介して検査用配線４およびリード配線５と接続されている。ここで、制御用チップ１０には、キャリア基板１に搭載された半導体チップ６の検査信号を生成する制御回路が形成されるとともに、半導体チップ６のＰａｓｓ／Ｆａｉｌなどの検査結果を記憶するメモリが設けられている。なお、半導体チップ６の検査結果を記憶するメモリとしては、例えば、ＥＥＰＲＯＭ、ＦｅＲＯＭ、フラッシュメモリなどの不揮発性半導体メモリを用いることができる。そして、コネクタ２に形成されたリード配線５が露出するようにして、半導体チップ６および制御用チップ１０が封止樹脂９で封止されている。
そして、キャリア基板１上に搭載された半導体チップ６のバーインを行う場合、半導体チップ６が搭載されたキャリア基板１をそのままバーインチャンバに投入し、キャリア基板１に形成されたコネクタ２をバーインチャンバに接続する。そして、コネクタ２に形成されたリード配線５を介して電源電圧などを制御用チップ１０に供給する。そして、制御用チップ１０は、半導体チップ６の特性検査を行うための検査信号を生成し、検査用配線４を介して検査信号を半導体チップ６に供給することにより、半導体チップ６の特性検査を行う。
そして、制御用チップ１０は、半導体チップ６の検査時に半導体チップ６から出力された信号を取り込み、その信号に基づいて半導体チップ６の良否判定を行う。そして、制御用チップ１０は、半導体チップ６の良否判定を行うと、その半導体チップ６のＰａｓｓ／Ｆａｉｌ情報を内部メモリに記憶する。なお、キャリア基板１上に複数の半導体チップ６が搭載されている場合、半導体チップ６の搭載位置に応じて、半導体チップ６に番地を付すことができる。そして、半導体チップ６のＰａｓｓ／Ｆａｉｌ情報を半導体チップ６の番地ごとに内部メモリに記憶することができる。
これにより、個片化前のキャリア基板１に形成されたコネクタ２をバーインチャンバに接続することで、キャリア基板１に形成されたコネクタ２を介して半導体チップ６に信号を入出力させることが可能となるとともに、半導体チップ６の検査信号をキャリア基板１側で生成することが可能となる。このため、半導体チップ６が搭載された半導体パッケージを専用ソケットに搭載することなく、半導体パッケージをバーインチャンバに投入することが可能となるとともに、複雑な検査信号をバーインチャンバ側で生成することを不要として、検査装置の構成を簡略化することができ、半導体チップ６の検査コストを低減することができる。
図２（ａ）は、本発明の第１実施形態に係る半導体パッケージの個片化後の概略構成を示す平面図、図２（ｂ）は、本発明の第１実施形態に係る半導体パッケージの個片化後の概略構成を示す断面図である。
図２において、図１のキャリア基板１上に搭載された半導体チップ６の特性検査が終了すると、半導体チップ６が搭載されたキャリア基板１をバーインチャンバから取り出す。そして、半導体チップ６が搭載されたキャリア基板１を半導体チップ６ごとに切断することにより、半導体チップ６が搭載されたキャリア基板１を個片化し、半導体チップ６ａ〜６ｄおよび突出電極８ａ〜８ｄがそれぞれ設けられたキャリア基板１ａ〜１ｄを生成するとともに、制御用チップ１０が設けられたキャリア基板１ｅを生成する。
図２において、図１のキャリア基板１上に搭載された半導体チップ６の特性検査が終了すると、半導体チップ６が搭載されたキャリア基板１をバーインチャンバから取り出す。そして、半導体チップ６が搭載されたキャリア基板１を半導体チップ６ごとに切断することにより、半導体チップ６が搭載されたキャリア基板１を個片化し、半導体チップ６ａ〜６ｄおよび突出電極８ａ〜８ｄがそれぞれ設けられたキャリア基板１ａ〜１ｄを生成するとともに、制御用チップ１０が設けられたキャリア基板１ｅを生成する。
図３（ａ）は、本発明の第２実施形態に係る半導体パッケージの個片化前の概略構成を示す平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ線で切断した断面図である。
図３において、キャリア基板２１上には、ランド２３が設けられるとともに、ランド２３に接続された検査用配線２４が設けられている。また、キャリア基板２１にはコネクタ２２が一体的に設けられ、コネクタ２２には、検査用配線２４に接続されたリード配線２５が形成されている。また、キャリア基板２１の裏面には突出電極２８が配置され、突出電極２８は、キャリア基板２１に設けられた内部配線を介してランド２３と接続されている。
図３において、キャリア基板２１上には、ランド２３が設けられるとともに、ランド２３に接続された検査用配線２４が設けられている。また、キャリア基板２１にはコネクタ２２が一体的に設けられ、コネクタ２２には、検査用配線２４に接続されたリード配線２５が形成されている。また、キャリア基板２１の裏面には突出電極２８が配置され、突出電極２８は、キャリア基板２１に設けられた内部配線を介してランド２３と接続されている。
また、キャリア基板２１上には、複数の半導体チップ２６が搭載され、各半導体チップ２６は導電性ワイヤ２７を介してランド２３と接続されている。そして、コネクタ２２に形成されたリード配線２５が露出するようにして、半導体チップ２６が封止樹脂２９で封止されている。
そして、キャリア基板２１上に搭載された半導体チップ２６のバーインを行う場合、半導体チップ２６が搭載されたキャリア基板２１をそのままバーインチャンバに投入し、キャリア基板２１に形成されたコネクタ２２をバーインチャンバに接続する。そして、コネクタ２２に形成されたリード配線２５を介して検査信号を検査用配線２４に供給する。そして、検査用配線２４を介して半導体チップ２６に検査信号を供給することにより、半導体チップ２６の特性検査を行う。そして、バーインチャンバ側では、半導体チップ２６の検査時に半導体チップ２６から出力された信号を取り込み、その信号に基づいて半導体チップ２６の良否判定を行う。
そして、キャリア基板２１上に搭載された半導体チップ２６のバーインを行う場合、半導体チップ２６が搭載されたキャリア基板２１をそのままバーインチャンバに投入し、キャリア基板２１に形成されたコネクタ２２をバーインチャンバに接続する。そして、コネクタ２２に形成されたリード配線２５を介して検査信号を検査用配線２４に供給する。そして、検査用配線２４を介して半導体チップ２６に検査信号を供給することにより、半導体チップ２６の特性検査を行う。そして、バーインチャンバ側では、半導体チップ２６の検査時に半導体チップ２６から出力された信号を取り込み、その信号に基づいて半導体チップ２６の良否判定を行う。
これにより、キャリア基板２１に形成されたコネクタ２２をバーインチャンバに接続することで、キャリア基板２１に形成されたコネクタ２２を介して半導体チップ２６に信号を入出力させることが可能となるとともに、半導体チップ２６が搭載された半導体パッケージの特性検査を行う際に複数の半導体パッケージを一体的に取り扱うことが可能となる。このため、専用ソケットが搭載されたバーインボードを用いることなく、半導体パッケージの特性検査を行うことが可能となり、検査コストを低減することが可能となるとともに、専用ソケットが搭載されたバーインボードの開発を不要として、検査時のスループットを向上させることが可能となる。
なお、上述した半導体パッケージは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ Ｄｉｓｃ）プレーヤ、ＩＣタグ、ＩＣカードなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器のコストダウンを図ることができる。
また、上述した実施形態では、半導体チップをキャリア基板に実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップをキャリア基板に実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装する方法に適用してもよい。
また、上述した実施形態では、半導体チップをキャリア基板に実装する方法を例にとって説明したが、本発明は、必ずしも半導体チップをキャリア基板に実装する方法に限定されることなく、例えば、弾性表面波（ＳＡＷ）素子などのセラミック素子、光変調器や光スイッチなどの光学素子、磁気センサやバイオセンサなどの各種センサ類などを実装する方法に適用してもよい。
１、１ａ〜１ｅ、２１ キャリア基板、２、２２ コネクタ、３、２３ ランド、４、２４ 検査用配線、５、２５ リード配線、６、６ａ〜６ｄ、２６ 半導体チップ、７、２７ ワイヤ、８、８ａ〜８ｄ、２８ 突出電極、９、２９ 封止樹脂、１０ 制御用チップ
Claims (5)
- 半導体チップが搭載されたキャリア基板と、
前記キャリア基板に形成された端子電極と、
前記キャリア基板に形成され、前記端子電極に接続された検査用配線とを備えることを特徴とする半導体パッケージ。 - 前記キャリア基板に形成されたコネクタと、
前記コネクタに設けられ、前記検査用配線に接続されたリード配線とをさらに備えることを特徴とする請求項１記載の半導体パッケージ。 - 前記検査用配線および前記リード配線に接続され、前記半導体チップの検査信号を生成し検査結果を記憶する制御回路をさらに備えることを特徴とする請求項２記載の半導体パッケージ。
- コネクタが設けられたキャリア基板上に半導体チップを搭載する工程と、
前記コネクタを介して前記半導体チップに信号を入出力することにより、前記キャリア基板上に搭載された半導体チップの検査を行う工程と、
前記半導体チップが搭載されたキャリア基板を個片化する工程とを備えることを特徴とする半導体パッケージの製造方法。 - コネクタが設けられたキャリア基板上に半導体チップを搭載する工程と、
前記半導体チップの検査信号を生成し検査結果を記憶する制御回路を前記キャリア基板上に搭載する工程と、
前記コネクタおよび制御回路を介して前記半導体チップに信号を入出力することにより、前記キャリア基板上に搭載された半導体チップの検査を行う工程と、
前記半導体チップの検査結果を前記制御回路に記憶させる工程と、
前記半導体チップが搭載されたキャリア基板を個片化する工程と、
前記制御回路に記憶された前記半導体チップの検査結果にもとづいて、前記半導体チップが搭載された個片化後のキャリア基板をリジェクトする工程とを備えることを特徴とする半導体パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003340329A JP2005109127A (ja) | 2003-09-30 | 2003-09-30 | 半導体パッケージおよび半導体パッケージの製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003340329A JP2005109127A (ja) | 2003-09-30 | 2003-09-30 | 半導体パッケージおよび半導体パッケージの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005109127A true JP2005109127A (ja) | 2005-04-21 |
Family
ID=34535254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003340329A Withdrawn JP2005109127A (ja) | 2003-09-30 | 2003-09-30 | 半導体パッケージおよび半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005109127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235434A (ja) * | 2007-03-19 | 2008-10-02 | Nec Electronics Corp | 半導体パッケージ |
| WO2022027718A1 (zh) * | 2020-08-06 | 2022-02-10 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板以及显示装置 |
-
2003
- 2003-09-30 JP JP2003340329A patent/JP2005109127A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235434A (ja) * | 2007-03-19 | 2008-10-02 | Nec Electronics Corp | 半導体パッケージ |
| WO2022027718A1 (zh) * | 2020-08-06 | 2022-02-10 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板以及显示装置 |
| US11882718B2 (en) | 2020-08-06 | 2024-01-23 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Display panel and display device including monitoring element |
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