JPH1194903A - チップサイズパッケージ半導体の不良解析方法 - Google Patents

チップサイズパッケージ半導体の不良解析方法

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JPH1194903A
JPH1194903A JP25370897A JP25370897A JPH1194903A JP H1194903 A JPH1194903 A JP H1194903A JP 25370897 A JP25370897 A JP 25370897A JP 25370897 A JP25370897 A JP 25370897A JP H1194903 A JPH1194903 A JP H1194903A
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package semiconductor
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日出男 安田
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Abstract

(57)【要約】 【課題】 本発明は、確実な方法でベアチップの不良解
析が容易にできる、チップサイズパッケージ半導体の不
良解析方法を提供する。 【解決手段】 チップサイズパッケージ半導体のベアチ
ップ裏面に、パッドを周辺に有するデバッグ用ベース基
板を接着し（ステップ１）、該チップサイズパッケージ
半導体を透明プラスチックで充填してたモールド型にい
れて硬化させ（ステップ２）、該プラスチックに充填さ
れたセラミック基板を金バンプ位置でカットしてベアチ
ップを分離したあと、充填したプラスチックを除去し
（ステップ３）、該ベアチップの金パッドと前記パッド
間とをワイヤボンディングで接続し（ステップ４）、チ
ップサイズパッケージ半導体をチップオンボードの形態
にして不良解析できるようにした解決手段。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント配線板に
実装後のチップサイズパッケージ半導体の不良解析方法
に関する。
【０００２】
【従来の技術】従来技術の例について、図５〜図７を参
照して説明する。最初に、チップサイズパッケージ半導
体が要求されてきた背景について説明する。近年、電子
機器の小型化の要求から、半導体部品の高密度実装が進
んでいる。そのため、高密度実装技術として、複数のベ
アチップが搭載されたマルチチップモジュール（ＭＣ
Ｍ）や、ベアチップ実装が注目されている。ここに、ベ
アチップとは、パッケージをしていない裸の半導体チッ
プのことである。
【０００３】このようなベアチップでの実装を実現する
ためには、ベアチップ自体が良品であることが重要とな
る。一般に、この良品ベアチップはＫＧＤ（Known Good
Die）と呼ばれている。また、ベアチップが実装された
あと、不良ベアチップを見つけるための試験技術と、不
良ベアチップを交換するためのリペア技術も重要な要件
となる。
【０００４】しかしながら、上述したような良品ベアチ
ップは、ベアチップレベルでの試験や品質の保証を低コ
ストで実現することが困難であった。従って、良品ベア
チップ自体の入手が容易ではなかった。
【０００５】これらの情況から、ベアチップと同程度の
サイズでベアチップが搭載できるチップサイズパッケー
ジ（ＣＳＰ）の実用化が急速に進んでいる。なお、チッ
プサイズパッケージ半導体を、チップサイズパッケージ
または単にＣＳＰという場合もある。
【０００６】次に、チップサイズパッケージ半導体の構
成について説明する。図５に示すように、チップサイズ
パッケージ半導体は、ベアチップ２０と、アンダフィル
樹脂２１と、金バンプ２２と、セラミック基板３０と、
半田ボール３１とで構成している。そして、プリント配
線板３２に実装している。
【０００７】ベアチップ２０の配線面の周辺に電極端子
部の金バンプ２２があり、セラミック基板３０と電気接
続されている。セラミック基板３０は、さらにプリント
配線板との接続電極となる半田ボール３１が格子状に配
置されてＢＧＡ（Ball Grid Array ）を構成している。
【０００８】また、ベアチップ２０と、セラミック基板
３０との間隙には、アンダフィル樹脂により充填されて
気密封止している。
【０００９】さらに、このチップサイズパッケージ半導
体をプリント配線板３２に実装した後のベアチップの解
析方法について説明する。
【００１０】まず、不良が検出されたチップサイズパッ
ケージ半導体をプリント配線板３２をホットプレート等
で加熱してはがす。そして、図６に示すように、セラミ
ック基板３０をホットプレート等で加熱しながら、ベア
チップ２０と、セラミック基板３０との間をカッタ４０
により切断して、図７に示すように分離させる。
【００１１】その後、このベアチップ表面２５を実体顕
微鏡等により表面の検査およびプローブにより半導体の
各部の電位を計測器にて測定して不良原因を解析してい
る。
【００１２】
【発明が解決しようとする課題】上記説明のように、従
来のチップサイズパッケージ半導体の解析方法は、カッ
タで直接カットしているのでカット面が一様な平面とな
りにくく、ベアチップが破損しやすいという問題があっ
た。また、分離したベアチップの外観検査から不良箇所
を推定して、プローブで各電位をチェックしながら不良
の解析をおこなうので多大な時間がかかることがあり実
用上の不便があった。そこで、本発明は、こうした問題
に鑑みなされたもので、その目的は、確実な方法でベア
チップの不良解析が容易にできる、チップサイズパッケ
ージ半導体の不良解析方法を提供することにある。
【００１３】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明は、チップサイズパッケージ半
導体のベアチップ裏面に、パッドを周辺に有するデバッ
グ用ベース基板を接着し（ステップ１）、該チップサイ
ズパッケージ半導体を透明なプラスチック５０で充填し
て硬化させ（ステップ２）、該プラスチックに充填され
たセラミック基板を金バンプ位置でカットしてベアチッ
プを分離したあと、充填したプラスチックを除去し（ス
テップ３）、該ベアチップの金パッドと前記パッド間と
をワイヤボンディングで接続し（ステップ４）、チップ
サイズパッケージ半導体をチップオンボードの形態にし
て不良解析できるようにしたことを特徴としたチップサ
イズパッケージ半導体の不良解析方法を要旨としてい
る。
【００１４】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
【００１５】
【実施例】本発明の実施例について、図１〜図４を参照
してステップごとに説明する。本発明の第１のステップ
は、図１に示すように、従来のチップサイズパッケージ
半導体と、パッド１１を周辺に設けたデバッグ用ベース
基板１０を追加した構成としている。チップサイズパッ
ケージ半導体自体の構成については、従来技術と同じで
あるので説明を省略する。
【００１６】デバッグ用ベース基板１０は、たとえばセ
ラミックの基板であり、ベアチップ２０の金属膜のある
ベアチップ裏面２６側に、エポキシ系の接着剤により固
着する。
【００１７】本発明の第２のステップは、図２に示すよ
うに、チップサイズパッケージ半導体を透明のプラスチ
ックで充填したモールド型６０にいれて硬化させる。
【００１８】本発明の第３のステップは、図３に示すよ
うに、プラスチックで硬化したチップサイズパッケージ
半導体を金バンプ２２の位置に示すカットラインでダイ
ヤモンドカッタでカットする。
【００１９】本発明の第４のステップは、図４に示すよ
うに、ダイヤモンドカッタでカットしたチップサイズパ
ッケージ半導体の透明のプラスチックを硝酸等の溶剤で
除去し、カットされた後の金バンプ２３とパッド間をＡ
ｕワイヤ１２でワイヤボンディングする。
【００２０】以上により、チップサイズパッケージ半導
体は、チップオンボード（ＣＯＢ：Chip on Board ）の
形態に変更されるので、全ＢＧＡの電極端子が使用でき
る。ここに、チップオンボードとは、パッケージ化され
ていない裸の半導体チップを基板に直接付けて高密度実
装する方法をいう。
【００２１】従って、プリント配線板に実装されたとき
と同じ試験条件で試験ができ、またベアチップ表面を観
測しながらプローブによる試験もできるので、不良の解
析が容易となる。
【００２２】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。本発明
のチップサイズパッケージ半導体の解析方法は、プラス
チックでモールド硬化したあと、ダイヤモンドカッタで
カットしているのでカット面が一様な平面となるのでベ
アチップ表面が観測しやすい効果がある。また、チップ
サイズパッケージ半導体がチップオンボードの形態に変
更され、しかも不良が発生した試験条件と同じ試験条件
で試験ができるので、不良原因の解析がしやすい効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１のステップを示す断面図である。
【図２】本発明の第２のステップを示す断面図である。
【図３】本発明の第３のステップを示す断面図である。
【図４】本発明の第４のステップを示す断面図である。
【図５】チップサイズパッケージ半導体をプリント配線
板に実装した断面図である。
【図６】従来のチップサイズパッケージ半導体をカット
する前の断面図である。
【図７】従来のチップサイズパッケージ半導体をカット
した後の断面図である。
【符号の説明】
１０ デバッグ用ベース基板 １１ パッド １２ Ａｕワイヤ ２０ ベアチップ ２１ アンダフィル樹脂 ２２、２３ 金バンプ ２５ ベアチップ表面 ２６ ベアチップ裏面 ３０ セラミック基板 ３１ 半田ボール ４０ カッタ ５０ プラスチック ６０ モールド型

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 チップサイズパッケージ半導体のベアチ
    ップ裏面に、パッドを周辺に有するデバッグ用ベース基
    板を接着し（ステップ１）、 該チップサイズパッケージ半導体を透明プラスチックで
    充填したモールド型にいれて硬化させ（ステップ２）、 該プラスチックに充填されたセラミック基板を金バンプ
    位置でカットしてベアチップを分離したあと、充填した
    プラスチックを除去し（ステップ３）、 該ベアチップの金パッドと前記パッド間とをワイヤボン
    ディングで接続し（ステップ４）、 チップサイズパッケージ半導体をチップオンボードの形
    態にして不良解析できるようにしたことを特徴としたチ
    ップサイズパッケージ半導体の不良解析方法。
JP25370897A 1997-09-18 1997-09-18 チップサイズパッケージ半導体の不良解析方法 Withdrawn JPH1194903A (ja)

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* Cited by examiner, † Cited by third party
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WO2017048428A1 (en) * 2015-09-17 2017-03-23 Intel Corporation Microelectronic package debug access ports and methods of fabricating the same

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Effective date: 20041207