JPH0777556A - テストソケット及びそれを用いたｋｇｄの製造方法 - Google Patents

テストソケット及びそれを用いたｋｇｄの製造方法

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Abstract

(57)【要約】 【目的】 多量のＫＧＤを低廉且つ容易に得ることがで
きるテストソケット及びＫＧＤの製造方法を提供するこ
と。 【構成】 テストソケット２０の一方の側端に外部のバ
ーンインテスト基板と接続される接続端子２４が形成さ
れており、接続端子２４と一定の間隔に多数個の貫通孔
２１が形成されており、貫通孔２１の周りに前記接続端
子と金属配線３０で接続されている少なくとも一つ以上
のランドパターン２７が形成されている基板２２と、基
板２２の中央部に形成された貫通孔の上部に接着手段２
３により実装される複数個のボンディングパッド２５を
持つ半導体チップ２６と、半導体チップ２６のボンディ
ングパッドとランドパターンとを電気的に接続するワイ
ヤ２８と、基板２２の接続端子が露出されるように結合
手段３１，３２，３３により基板２２と結合され、半導
体チップ２６及びワイヤを覆って保護するケース２９
と、を具備する構成。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、テストソケット及び
それを用いたＫＧＤ（known-good die、テストが完了さ
れて無欠陥であるとされたＩＣチップ）の製造方法に関
し、さらに詳しくは、通常の半導体製造工程を使ってウ
ェーハから分けられた多数個の半導体チップを一括的に
電気的特性ないしバーンインテストを実施して全てのテ
ストを終えった無欠陥のベアチップであるＫＧＤを大量
に製造できるテストソケット及びそれを用いたＫＧＤの
製造方法に関する。
【０００２】
【従来の技術】一般的に、半導体チップは、製造された
後に製品の信頼性を確認するための各種のテストを実施
する。前記テストは、半導体チップのすべての入出力端
子をテスト信号発生回路と接続して正常的な動作及び断
線有無をテストする電気的特性テストと、前記半導体チ
ップの電源入力端子などの入出力端子をテスト信号発生
回路と接続して正常動作の条件より高い温度、高い電
圧，電流などのオーバーストレス状態にさらし、半導体
チップの寿命及び欠陥の発生有無をチェックするバーン
インテストとがある。
【０００３】例えば、ＤＲＡＭチップに対するバーンイ
ンテストは、通常欠陥がある記憶回路、記憶セル及び配
線などの欠陥有無、信頼性をチェックする有効な方法と
して評価されている。結果的に、正常状態で使用される
ときにある障碍を起こす憂慮がある半導体チップは、バ
ーンインテストのとき、そのような欠陥、例えばゲート
酸化膜の絶縁膜破壊などが必ず発生される。したがっ
て、バーンインテストを実施する間に欠陥が発生された
チップを検出して出荷前に予め除去することにより、製
品の信頼性を保障するものである。
【０００４】ところでウェーハから分かれた普通のベア
チップ状態では、テスト信号発生回路との電気的接続が
難しく、電気的特性及びバーンインテストがほとんど不
可能である。
【０００５】したがって、通常、電気的特性及びバーン
インテストは、半導体チップをモールディング部材、例
えばエポキシモールディングコンパウンド（Epoxy Mold
ingCompound；以下ＥＭＣという）でパッケージ化した
状態で実施されるようになる。
【０００６】ここで、前記半導体パッケージの基本形
は、ダイパッド上にテストを経てない半導体チップを実
装したものであり、前記チップにおいてボンディングパ
ッドとリードの一方の側がワイヤで接続されており、前
記チップ及びワイヤを包みかくして保護する半導体パッ
ケージのボディが形成されている構成をとっている。
【０００７】前記半導体パッケージのボディ外部には前
記リードの他の側である外部リードが突出されており、
これらの外部リードが挿入されることのできるソケット
孔を備えたテストソケットに前記半導体パッケージの外
部にリードを挿入した後、前記テストソケットを再びバ
ーンインテスト基板に装着してバーンインテストを実施
する。
【０００８】しかし、上記のような半導体パッケージ
は、高密度実装に限界があり、近年はパッケージを用い
ず、多数個のベアチップを絶縁セラミックス基板上に直
接実装するフリップチップを用いたマルチチップの製造
技術が開発されてきている。この技術によれば、高速、
大容量及び小型でありながら大規模の集積度を成すこと
ができる。多い半導体チップの集積方法が提案されてき
ているが、これらの中の一つの代表的な方法がマルチチ
ップモジュール（Multi Chip Module ：以下ＭＣＭとい
う）である。
【０００９】前記ＭＣＭは、内部に高密度の配線が形成
されている多層のセラミック基板上に相互接続された多
数個の半導体チップが内装されて超大規模集積度を得る
ことができるもので、現在、ＩＢＭ社、ＤＥＣ社、Ｈｉ
ｔａｃｈｉ社などによりスーパーコンピュータなどに成
功的に適用されている。
【００１０】しかし、前記ＭＣＭは、次のような理由の
ため、技術的及び経済的に多くの制約を受ける。すなわ
ち、従来の単一半導体チップのパッケージング技術に比
べて多数個の半導体チップが内装されるＭＣＭは、集積
規模は大きくなったが、生産収率は顕著に低く、生産費
用が非常に増大されるという問題点があり、ＭＣＭの十
分な市場の確保に困難となっている。
【００１１】特に、前記ＭＣＭの最も難しい問題点は、
生産収率と直接関連するテストが完了されて従来パッケ
ージング技術のような高程度の信頼性が設定されるよう
なＫＧＤの十分な確保が難しいということである。
【００１２】このように、ＭＣＭに適用されるＫＧＤの
重要性に対する認識が高まっているにもかかわらず、低
価のＫＧＤを大量生産するにおいては相当の難点があ
る。すなわち、ウェーハから分けられた単一ベアチップ
は、外部のリードがないので、前記半導体パッケージテ
ストに適用されるテストソケットを用いることができ
ず、ベアチップの状態で印刷回路基板（Printed Circui
t Board ；以下ＰＣＢという）上に取り付けられる前に
電気的特性ないしバーンインテストをすることができな
いという問題点がある。
【００１３】このような問題点を解決するための技術と
して、ホットチャックプローブ方法、ＴＡＢ（タブ）方
法、フリップチップテストソケットアダプタを使う方
法、ウェーハレベルテスト方法、及びテストハウジング
により提供されたＫＧＤの製造方法など、多様な方法が
開発されている。これらの方法は、それなりの長点があ
るが、ＫＧＤ大量生産のための単価節減という観点でそ
れぞれ短所を有している。これらの方法を概略的にみる
と以下の通りである。
【００１４】先ず、ホットチャックプローブ方法は、ウ
ェーハ状態のベアチップのボンディングパッドと接続で
きる端子を備えたホットチャックプローブを、チップの
ボンディングパッドと接続させてテストを実施する方法
である。この方法においては、ウェーハ状態において別
途の追加工程が不必要で、ウェーハ状態で需要者に供給
できる利点がある。しかし、テストに長時間を要し、他
の種類の半導体チップには別のボルトチャックプローブ
を製作しなければならないので、製造単価が上昇すると
いう問題点がある。
【００１５】前記ＴＡＢ方法は、絶縁フィルム上に金属
薄膜のリードが形成されているテープキャリヤのリード
の一方の側上にウェーハから切断されている半導体チッ
プを、バンプを介して実装した後、前記リードの他の側
をテスト端子と接続してテストを実施する方法である。
【００１６】前記フリップチップテストソケットアダプ
タを使う方法は、米国特許番号第５，００６，７９２号
に開示されているもので、チップのボンディングパッド
毎にろうバンプを形成したベアチップの状態でこれを専
用のアダプタに挿入してテストを実施する。前記テスト
ソケットアダプタは挿入される半導体チップのろうバン
プと対応接続されるカンチレバービームが形成された基
板を備える。この基板はケース内に収納され、前記ケー
スの外へ突出されている入出力端子がバーンインテスト
基板上に挿入されてバーンインテストが実装される。
【００１７】前記ＴＡＢ方法及びテストソケットアダプ
タを使う方法は既に普遍化されているＴＡＢ技術を使用
することができ、パッケージング以前のベアチップの状
態でテストを可能にする長所がある。
【００１８】しかし、単一半導体チップのボンディング
パッド上にバンプを形成する工程は高価な装備が必要に
なり、テストのとき、個別半導体チップを取り扱うので
チップハンドリングが難しく、少数のチップがテストさ
れるので、通常の半導体パッケージに比べて単価が非常
に高くなるという問題点がある。
【００１９】また、ＴＡＢ方法によるテープキャリヤに
おいては、一度使われた後に再使用が不可能であり、ま
た、前記テストソケットアダプタを使う方法において
は、テストソケットの構造が複雑で製造が非常に難しい
という問題点がある。
【００２０】また、ウェーハレベルテストはウェーハ上
のすべてのチップに接続端子を接続させた後、一括的に
テストを実施する理想的な方法であるが、全てのチップ
のボンディングパッドと対応される接続端子の製作が現
実的に不可能で、また同一の基板によるノイズの発生な
どの問題点がある。
【００２１】このような問題点を解決するために、米国
特許番号第５，１７３，４５１号に、テストハウジング
により提供されたＫＧＤの製造方法が開示されている。
この製造方法を図４を参照して説明すると、次の通りで
ある。
【００２２】テストハウジングに提供されるＫＧＤ１０
においては、中央にダイ収容空間１１が形成されている
四角形状のセラミック基板１２が設けられており、この
セラミック基板１２の外部に、従来の半導体パッケージ
が有するような外部接続リード１４が設けられており、
前記ダイ収容空間１１の内部に接着テープ１３により単
一半導体チップ１６が実装されている。前記セラミック
基板１２内側の端部に前記半導体チップ１６のボンディ
ングパッド１５に対応される接続パッド１７が形成され
ており、前記接続パッド１７は前記外部接続リード１４
と内部配線（図示せず）により接続されている。
【００２３】上記構成において、まず、前記ボンディン
グパッド１５と接続パッド１７とが、ワイヤ１８で接続
される。このワイヤ１８による接続は、除去を容易にす
るために接続パッド１７にワイヤを形成しないソフトボ
ンディングにより実施される。
【００２４】次に、前記セラミック基板１２の上部に四
角形状の覆い１９を搭載して内部を密閉した後、多数個
のＫＧＤ１０の前記外部接続リード１４をテスト基板
（図示せず）に挿入して、一括的にバーンインテストを
実施する。
【００２５】次に、テストを経たテストハウジングに提
供されたＫＧＤ１０をテスト基板より分離し、覆い１９
を除去した後、ワイヤ１８を除去し、半導体チップ１６
を分離してテストを経た無欠陥のＫＧＤを得る。
【００２６】従って、一度のテスト工程から複数個のＫ
ＧＤを通常のワイヤボンディング工程を用いて得ること
ができ、収率を向上させることができる長所がある。し
かし、セラミック基板１２の構造が複雑で、一種類の種
類のみに使用が制限されるため、セラミック基板１２の
製作費用が高くつくという問題点があり、また、一度ワ
イヤボンディングされたボンディングパッド１５が損傷
されて半導体チップの信頼性を落とすという問題点もあ
る。
【００２７】
【発明が解決しようとする課題】従って、この発明の目
的は、製作が容易なテストソケット上に多数個の半導体
チップを搭載した後、ボンディングを実施し多数個のテ
ストソケットをテスト基板上に搭載してバーンインテス
トなどを実施して多量のＫＧＤを低廉に得ることができ
るテストソケットを提供することにある。
【００２８】この発明の他の目的は、バーンインテスト
のとき、半導体チップの損傷を防止することは勿論、多
量のＫＧＤを容易に得ることができるＫＧＤの製造方法
を提供することにある。
【００２９】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係るテストソケットは、テストソケット
の一方の側端に外部のバーンインテスト基板と接続され
る接続端子が形成されており、前記外部接続端子と一定
の間隔に多数個の貫通孔が形成されており、前記貫通孔
の周りに前記接続端子と金属配線で接続されている少な
くとも一つ以上のランドパターンが形成されている基板
と、前記基板の中央部に形成された貫通孔の上部に接着
手段により実装される複数個のボンディングパッドを持
つ半導体チップと、前記半導体チップのボンディングパ
ッドとランドパターンとを電気的に接続するワイヤと、
前記基板の接続端子が露出されるように結合手段により
前記基板と結合され、前記半導体チップ及びワイヤを覆
って保護するケースと、を具備することを特徴とする。
【００３０】前記基板はＰＣＢあるいはセラミックスか
ら構成できる。また、前記接着手段は両面接着性を有す
る接着テープを用いることが望ましく、また、バーンイ
ンテスト工程のときの適宜な温度に耐えることができる
耐熱性テープであることが望ましい。また、前記接着テ
ープの中央部分には、前記貫通孔に対応するホールが形
成されることが望ましい。また、前記結合手段は、前記
基板の四隅に形成されているねじ溝と、前記ねじ溝に結
合されるねじとから構成できる。また、前記ケースは、
静電気が防止できる抵抗が低い金属、静電気防止用のプ
ラスチック、または静電気防止材が塗布されているプラ
スチックのいずれかにより形成することが望ましい。
【００３１】また、この発明に係るＫＧＤの製造方法に
おいては、基板の中央部に一定の間隔に形成されている
貫通孔と、前記貫通孔の周りに形成されているランドパ
ターンと、基板の一方の側に外部端子と接続されるよう
に形成されている接続端子とを備える基板上に、前記貫
通孔の上部に両面性接着テープを介した後、半導体チッ
プを実装する工程と、前記半導体チップのボンディング
パッドと基板のランドパターンとをワイヤで接続する工
程と、前記基板をテスト基板上に搭載してバーンインテ
ストを実施する工程と、前記ワイヤを切断手段を使って
切断する工程と、前記基板の貫通孔を通じて前記半導体
チップの背面を分離手段で押し上げ、バーンインテスト
を終えた無欠陥の半導体チップを分離する工程と、を備
えることを特徴とする。
【００３２】ここで、前記半導体チップの実装工程のと
きには、両面の接着力を有するとともに耐熱性を有する
接着テープを介して実装することが望ましく、また、前
記切断手段は、ブレイド，レーザー，またはのみ形状の
切断機のいずれかであることができる。
【００３３】
【実施例】以下、添付した図面を参照してこの発明によ
るテストソケット及びそれを用いたＫＧＤ製造方法に対
する望ましい一実施例を詳細に説明する。
【００３４】図１及び図２は、この発明によるＫＧＤ用
テストソケット２０を説明するための図面であり、互い
に関連させて説明する。
【００３５】前記テストソケット２０においては、セラ
ミックやプラスチックからなる四角形状の基板２２の一
方の側に、外部との接続のための接続リード、例えば挿
入端子２４が形成されており、また、前記基板２２に一
定の間隔で貫通孔２１が形成されている。また、前記貫
通孔２１の周りには、ランドパターン２７が形成されて
いる。
【００３６】このとき、前記貫通孔２１は、実装される
半導体チップ２６に比べてその直径が小さくならなけれ
ばならないことは勿論であり、前記ランドパターン２７
は前記半導体チップ２６のボンディングパッド２５と対
応されるように形成されなければならない。
【００３７】前記ランドパターン２７は、前記基板２２
の内部に形成された少なくとも一つ以上の金属配線３０
により前記挿入端子２４と接続されており、前記基板２
２の四隅に結合手段、例えばねじ溝３１が形成されてい
る。
【００３８】前記基板２２の上部に前記貫通孔２１を覆
うように半導体チップ２６が接着手段、例えば両面接着
性を有する接着テープ２３で実装されている。この接着
テープ２３は、所定の形状例えば、四角形状を呈してい
る。また、接着テープ２３はポリイミドフィルムの両面
に接着剤が塗布されている両面接着用絶縁テープであ
り、バーンイン工程のときに、高い温度、例えば１２０
〜１５０℃程度の温度に耐えることができる耐熱テープ
である。
【００３９】また、前記接着テープ２３には、その中央
に前記貫通孔２１と対応するホール２１ａが形成されて
おり、前記ホール２１ａは半導体チップ２６を分離する
後続工程のとき、半導体チップ２６と接着テープ２３と
の分離を容易にするためのものである。したがって、前
記半導体チップ２６の底面は、前記貫通孔２１及びホー
ル２１ａを通じて露出されている。
【００４０】また、前記半導体チップ２６のボンディン
グパッド２５と対応するように形成されているランドパ
ターン２７は、ボンディングパッド２５とワイヤ２８に
より接続されている。
【００４１】また、静電気を防止することのできる所定
の材質、例えば抵抗が低い金属、静電気防止用プラスチ
ック、または静電気防止材が塗布されているプラスチッ
クなどにより形成される四角形状のケース２９が、前記
基板２２の上部に搭載されている。このケース２９の四
隅の前記ねじ溝３１と対応される位置には、貫通孔３２
が形成されておるため、結合手段、例えばねじ３３によ
り前記基板２２とケース２９とを固定することができ
る。このとき、前記ケース２９は、前記半導体チップ２
６，ワイヤ２８などを外部の接触から保護し、ワイヤ２
８の変形などを防止することができ、また、前記挿入端
子２４を覆わないように形成されている。
【００４２】上記のような構成を有する多数個のテスト
ソケット２０をバーンインテスト基板（図示せず）上に
挿入取付けした後、通常の半導体チップ２６の作動条件
より高い温度，電圧，電流などのオーバーストレスを印
加してバーンインテストを実施する。そして、バーンイ
ンテスト後、ねじ３３をケース２９より除去した後、ボ
ンディングされた半導体チップを分離する。
【００４３】従って、前記バーンインテストを経た無欠
陥の半導体チップ２６を分離してＫＧＤが得られる。
【００４４】前記のテストソケット２０は、一つのテス
トソケット２０に多数個、例えば８〜１０個の半導体チ
ップ２６が実装され、バーンインテスト基板に多数個、
例えば２０個程度のテストソケット２０が装着されるの
で、一度に１６０〜２００個程度の多数の半導体チップ
２６を一括的に一度でバーンインテストでテストでき、
多量のＫＧＤを得ることができる。
【００４５】また、前記基板２２は、前記ワイヤ２８の
着脱が繰り返されるランドパターン２７に異状が生じな
い限り、ほとんど半永久的に使用することができ、ＰＣ
Ｂで基板２２を形成する場合、基板２２の製造単価が非
常に低廉である。
【００４６】次に、図１，図２とともに図３（ａ）及び
図３（ｂ）を用いて、この発明によるテストソケットを
用いたＫＧＤの製造工程を説明する。ここで、テストソ
ケット２０の構成については、上述したので省略する。
【００４７】まず、図３（ａ）に示すように、ＫＧＤの
製造のためのテストソケット２０において、前記基板２
２上に前記貫通孔２１を覆うように接着テープ２３を取
り付ける。その後、前記接着テープ２３上にウェーハか
ら分離されたそれぞれの半導体チップ２６を実装する。
そして、前記半導体チップ２６のボンディングパッド２
５と前記基板２２のランドパターン２７とをワイヤ２８
で接続し、基板２２上にケース２９をねじ３３で固定す
る。
【００４８】このとき、前記接着テープ２３において
は、半導体チップ２６の分離工程を考えて、チップアタ
ッチ面の接着力を比較的弱くし、チップの分離を容易に
することもできる。
【００４９】次に、図３（ａ）に示す構造をとって、多
数個の半導体チップ２６がワイヤボンディングされてい
る基板２２及びケース２９からなるテストソケット２０
の挿入端子２４をバーンインテスト基板（図示せず）上
に実装して、バーンインテストを実施する。
【００５０】次に、前記ケース２９を除去し、切断手段
として上下右左へ移動自在で鋭い端部を有するのみ形状
の切断器５５により、半導体チップ２６のボンディング
パッド２５上のワイヤボール５６の上側を切断する。前
記切断手段としては、例えばダイヤモンドブライド，レ
ーザー等を用いることもできる。このようにして、半導
体チップ２６においては、ワイヤボール５６が切断され
たバンプ５７がボンディングパッド２５上に形成されて
いる状態となる。
【００５１】次に、分離手段、例えば切断ダイ接着工程
のときに使われるエグゼクトピン５８で、貫通孔２１を
通じて、半導体チップ２６の背面よりその底面を押し上
げ、半導体チップ２６を前記接着テープ２３から分離さ
せる。
【００５２】次に、前記バーンインテストを経て無欠陥
のＫＧＤとしての半導体チップ２６を移送手段、例えば
真空チャック５９で吸入してチップキャリヤ（図示せ
ず）へ順次に移送する。
【００５３】前記ＫＧＤとしての半導体チップ２６は、
ボンディングパッド２５上にワイヤボール５６が切断さ
れて形成されたバンプ５７が残っている。このバンプ５
７は実装工程のときにタップ、フリップチップバンプと
して直接使用され、その上に再びワイヤボンディングが
実施されることができる。
【００５４】したがって、従来のテストソケットアダプ
タを使う方法，ホットチャックプローブの方法，ＴＡＢ
方法などで発生していた短所を補完，解決して、大量の
良質のＫＧＤを製造することができる。
【００５５】以上、説明したように、この発明によるテ
ストソケット２０は、一定の間隔に形成されている貫通
孔２１と、この貫通孔２１の周りに形成されているラン
ドパターン２７と、一方の側に外部と接続されるように
挿入端子２４が形成されている基板２２とを備えるとと
もに、この基板２２の上側に取り付けられるケース２９
を備えるものである。
【００５６】また、前記テストソケット２０を用いたＫ
ＧＤの製造方法においては、前記基板２２の貫通孔２１
を覆うように接着テープ２３で半導体チップ２６を実装
した後、この半導体チップ２６のボンディングパッド２
５と基板２２のランドパターン２７とをワイヤ２８で接
続する。そして、前記テストソケット２０をテスト基板
上に搭載してバーンインテストを実施し、テスト実施
後、前記ワイヤ２８を切断手段を使って切断した後、前
記基板２２の貫通孔２１を通じて半導体チップ２６の背
面をエゼクトピン５８で押し上げてテストを経た無欠陥
の半導体チップとしてのＫＧＤを分離し、チップキャリ
ヤに搭載して移送するものである。
【００５７】
【発明の効果】以上、説明したように、この発明に係る
ＫＧＤを製造するための基板を含むテストソケットは、
製造が容易で低廉に製造でき、多量のＫＧＤを低廉に得
ることを可能にする。また、例えばＰＣＢなどを材質と
して基板を製作することにより、基板の製造単価を非常
に低く押さえることができ、また殆ど半永久的に使用す
ることができる。
【００５８】また、この発明に係るテストソケットを用
いるＫＧＤの製造方法においては、製作が容易なテスト
ソケット上にボンディング実施を経て多数個の半導体チ
ップを搭載した後、多数個のテストソケットをテスト基
板上に搭載してバーンインテストなどを実施できるた
め、多量のＫＧＤを低廉な価格で供給することができ
る。このため、ＭＣＭを高価のスーパーコンピュータだ
けでなく、個人用コンピューターなどにも拡大使用する
ことができる効果がある。
【図面の簡単な説明】
【図１】この発明によるＫＧＤ用テストソケットの一実
施例を示す分解斜視図である。
【図２】図１におけるＩＩ−ＩＩ線による断面図であ
る。
【図３】この発明によるＫＧＤの製造過程を示す工程図
である。
【図４】従来のテストソケットの一実施例を示す断面図
である。
【符号の説明】
２０ テストソケット ２１ 貫通孔 ２２ 基板 ２３ 接着手段 ２４ 接続端子 ２５ ボンディングパッド ２６ 半導体チップ ２７ ランドパターン ２８ ワイヤ ２９ ケース ３０ 金属配線 ３１，３２，３３ 結合手段

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 テストソケットの一方の側端に外部のバ
    ーンインテスト基板と接続される接続端子が形成されて
    おり、前記接続端子と一定の間隔に複数個の貫通孔が形
    成されており、前記貫通孔の周りに前記接続端子と金属
    配線で接続されている少なくとも一つ以上のランドパタ
    ーンが形成されている基板と、 前記基板の中央部に形成された貫通孔の上部に接着手段
    により実装される複数個のボンディングパッドを持つ半
    導体チップと、 前記半導体チップのボンディングパッドとランドパター
    ンとを電気的に接続するワイヤと、 前記基板の接続端子が露出されるように結合手段により
    前記基板と結合され、前記半導体チップ及びワイヤを覆
    って保護するケースと、を具備することを特徴とするテ
    ストソケット。
  2. 【請求項２】 前記基板がＰＣＢあるいはセラミックス
    から構成されることを特徴とする請求項１記載のテスト
    ソケット。
  3. 【請求項３】 前記接着手段が両面接着性を有する接着
    テープであることを特徴とする請求項１記載のテストソ
    ケット。
  4. 【請求項４】 前記接着テープが、バーンインテスト工
    程のときの適宜な温度に耐えることができる耐熱性テー
    プであることを特徴とする請求項３記載のテストソケッ
    ト。
  5. 【請求項５】 前記接着テープの中央部分に前記貫通孔
    に対応するホールが形成されていることを特徴とする請
    求項３または４記載のテストソケット。
  6. 【請求項６】 前記結合手段が前記基板の四隅に形成さ
    れているねじ溝と、前記ねじ溝に結合されるねじとから
    構成されていることを特徴とする請求項１記載のテスト
    ソケット。
  7. 【請求項７】 前記ケースが、静電気が防止できる抵抗
    が低い金属、静電気防止用のプラスチック、または静電
    気防止材が塗布されているプラスチックのいずれかによ
    り形成されることを特徴とする請求項１記載のテストソ
    ケット。
  8. 【請求項８】 基板の中央部に一定の間隔に形成されて
    いる貫通孔と、前記貫通孔の周りに形成されているラン
    ドパターンと、基板の一方の側に外部端子と接続される
    ように形成されている接続端子とを備える基板上に、前
    記貫通孔の上部に両面性接着テープを介した後、半導体
    チップを実装する工程と、 前記半導体チップのボンディングパッドと基板のランド
    パターンとをワイヤで接続する工程と、 前記基板をテスト基板上に搭載してバーンインテストを
    実施する工程と、 前記ワイヤを切断手段を使って切断する工程と、 前記基板の貫通孔を通じて前記半導体チップの背面を分
    離手段で押し上げ、バーンインテストを終えた無欠陥の
    半導体チップを分離する工程と、を備えることを特徴と
    するＫＧＤの製造方法。
  9. 【請求項９】 前記半導体チップの実装工程のとき、両
    面の接着力を有するとともに耐熱性を有する接着テープ
    を介して実装することを特徴とする請求項８記載のＫＧ
    Ｄ製造方法。
  10. 【請求項１０】 前記切断手段が、ブレイド，レーザ
    ー，またはのみ形状の切断機のいずれかであることを特
    徴とする請求項８記載のＫＧＤの製造方法。
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