JP2801858B2 - テストソケット及びそれを用いたkgdの製造方法 - Google Patents
テストソケット及びそれを用いたkgdの製造方法Info
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Description
それを用いたKGD(known-good die、テストが完了さ
れて無欠陥であるとされたICチップ)の製造方法に関
し、さらに詳しくは、通常の半導体製造工程を使ってウ
ェーハから分けられた多数個の半導体チップを一括的に
電気的特性ないしバーンインテストを実施して全てのテ
ストを終えった無欠陥のベアチップであるKGDを大量
に製造できるテストソケット及びそれを用いたKGDの
製造方法に関する。
後に製品の信頼性を確認するための各種のテストを実施
する。前記テストは、半導体チップのすべての入出力端
子をテスト信号発生回路と接続して正常的な動作及び断
線有無をテストする電気的特性テストと、前記半導体チ
ップの電源入力端子などの入出力端子をテスト信号発生
回路と接続して正常動作の条件より高い温度、高い電
圧,電流などのオーバーストレス状態にさらし、半導体
チップの寿命及び欠陥の発生有無をチェックするバーン
インテストとがある。
ンテストは、通常欠陥がある記憶回路、記憶セル及び配
線などの欠陥有無、信頼性をチェックする有効な方法と
して評価されている。結果的に、正常状態で使用される
ときにある障碍を起こす憂慮がある半導体チップは、バ
ーンインテストのとき、そのような欠陥、例えばゲート
酸化膜の絶縁膜破壊などが必ず発生される。したがっ
て、バーンインテストを実施する間に欠陥が発生された
チップを検出して出荷前に予め除去することにより、製
品の信頼性を保障するものである。
チップ状態では、テスト信号発生回路との電気的接続が
難しく、電気的特性及びバーンインテストがほとんど不
可能である。
インテストは、半導体チップをモールディング部材、例
えばエポキシモールディングコンパウンド(Epoxy Mold
ingCompound;以下EMCという)でパッケージ化した
状態で実施されるようになる。
は、ダイパッド上にテストを経てない半導体チップを実
装したものであり、前記チップにおいてボンディングパ
ッドとリードの一方の側がワイヤで接続されており、前
記チップ及びワイヤを包みかくして保護する半導体パッ
ケージのボディが形成されている構成をとっている。
記リードの他の側である外部リードが突出されており、
これらの外部リードが挿入されることのできるソケット
孔を備えたテストソケットに前記半導体パッケージの外
部にリードを挿入した後、前記テストソケットを再びバ
ーンインテスト基板に装着してバーンインテストを実施
する。
は、高密度実装に限界があり、近年はパッケージを用い
ず、多数個のベアチップを絶縁セラミックス基板上に直
接実装するフリップチップを用いたマルチチップの製造
技術が開発されてきている。この技術によれば、高速、
大容量及び小型でありながら大規模の集積度を成すこと
ができる。多い半導体チップの集積方法が提案されてき
ているが、これらの中の一つの代表的な方法がマルチチ
ップモジュール(Multi Chip Module :以下MCMとい
う)である。
されている多層のセラミック基板上に相互接続された多
数個の半導体チップが内装されて超大規模集積度を得る
ことができるもので、現在、IBM社、DEC社、Hi
tachi社などによりスーパーコンピュータなどに成
功的に適用されている。
ため、技術的及び経済的に多くの制約を受ける。すなわ
ち、従来の単一半導体チップのパッケージング技術に比
べて多数個の半導体チップが内装されるMCMは、集積
規模は大きくなったが、生産収率は顕著に低く、生産費
用が非常に増大されるという問題点があり、MCMの十
分な市場の確保に困難となっている。
生産収率と直接関連するテストが完了されて従来パッケ
ージング技術のような高程度の信頼性が設定されるよう
なKGDの十分な確保が難しいということである。
重要性に対する認識が高まっているにもかかわらず、低
価のKGDを大量生産するにおいては相当の難点があ
る。すなわち、ウェーハから分けられた単一ベアチップ
は、外部のリードがないので、前記半導体パッケージテ
ストに適用されるテストソケットを用いることができ
ず、ベアチップの状態で印刷回路基板(Printed Circui
t Board ;以下PCBという)上に取り付けられる前に
電気的特性ないしバーンインテストをすることができな
いという問題点がある。
して、ホットチャックプローブ方法、TAB(タブ)方
法、フリップチップテストソケットアダプタを使う方
法、ウェーハレベルテスト方法、及びテストハウジング
により提供されたKGDの製造方法など、多様な方法が
開発されている。これらの方法は、それなりの長点があ
るが、KGD大量生産のための単価節減という観点でそ
れぞれ短所を有している。これらの方法を概略的にみる
と以下の通りである。
ェーハ状態のベアチップのボンディングパッドと接続で
きる端子を備えたホットチャックプローブを、チップの
ボンディングパッドと接続させてテストを実施する方法
である。この方法においては、ウェーハ状態において別
途の追加工程が不必要で、ウェーハ状態で需要者に供給
できる利点がある。しかし、テストに長時間を要し、他
の種類の半導体チップには別のボルトチャックプローブ
を製作しなければならないので、製造単価が上昇すると
いう問題点がある。
薄膜のリードが形成されているテープキャリヤのリード
の一方の側上にウェーハから切断されている半導体チッ
プを、バンプを介して実装した後、前記リードの他の側
をテスト端子と接続してテストを実施する方法である。
タを使う方法は、米国特許番号第5,006,792号
に開示されているもので、チップのボンディングパッド
毎にろうバンプを形成したベアチップの状態でこれを専
用のアダプタに挿入してテストを実施する。前記テスト
ソケットアダプタは挿入される半導体チップのろうバン
プと対応接続されるカンチレバービームが形成された基
板を備える。この基板はケース内に収納され、前記ケー
スの外へ突出されている入出力端子がバーンインテスト
基板上に挿入されてバーンインテストが実装される。
タを使う方法は既に普遍化されているTAB技術を使用
することができ、パッケージング以前のベアチップの状
態でテストを可能にする長所がある。
パッド上にバンプを形成する工程は高価な装備が必要に
なり、テストのとき、個別半導体チップを取り扱うので
チップハンドリングが難しく、少数のチップがテストさ
れるので、通常の半導体パッケージに比べて単価が非常
に高くなるという問題点がある。
おいては、一度使われた後に再使用が不可能であり、ま
た、前記テストソケットアダプタを使う方法において
は、テストソケットの構造が複雑で製造が非常に難しい
という問題点がある。
のすべてのチップに接続端子を接続させた後、一括的に
テストを実施する理想的な方法であるが、全てのチップ
のボンディングパッドと対応される接続端子の製作が現
実的に不可能で、また同一の基板によるノイズの発生な
どの問題点がある。
特許番号第5,173,451号に、テストハウジング
により提供されたKGDの製造方法が開示されている。
この製造方法を図4を参照して説明すると、次の通りで
ある。
においては、中央にダイ収容空間11が形成されている
四角形状のセラミック基板12が設けられており、この
セラミック基板12の外部に、従来の半導体パッケージ
が有するような外部接続リード14が設けられており、
前記ダイ収容空間11の内部に接着テープ13により単
一半導体チップ16が実装されている。前記セラミック
基板12内側の端部に前記半導体チップ16のボンディ
ングパッド15に対応される接続パッド17が形成され
ており、前記接続パッド17は前記外部接続リード14
と内部配線(図示せず)により接続されている。
グパッド15と接続パッド17とが、ワイヤ18で接続
される。このワイヤ18による接続は、除去を容易にす
るために接続パッド17にワイヤを形成しないソフトボ
ンディングにより実施される。
角形状の覆い19を搭載して内部を密閉した後、多数個
のKGD10の前記外部接続リード14をテスト基板
(図示せず)に挿入して、一括的にバーンインテストを
実施する。
供されたKGD10をテスト基板より分離し、覆い19
を除去した後、ワイヤ18を除去し、半導体チップ16
を分離してテストを経た無欠陥のKGDを得る。
GDを通常のワイヤボンディング工程を用いて得ること
ができ、収率を向上させることができる長所がある。し
かし、セラミック基板12の構造が複雑で、一種類の種
類のみに使用が制限されるため、セラミック基板12の
製作費用が高くつくという問題点があり、また、一度ワ
イヤボンディングされたボンディングパッド15が損傷
されて半導体チップの信頼性を落とすという問題点もあ
る。
的は、製作が容易なテストソケット上に多数個の半導体
チップを搭載した後、ボンディングを実施し多数個のテ
ストソケットをテスト基板上に搭載してバーンインテス
トなどを実施して多量のKGDを低廉に得ることができ
るテストソケットを提供することにある。
のとき、半導体チップの損傷を防止することは勿論、多
量のKGDを容易に得ることができるKGDの製造方法
を提供することにある。
に、この発明に係るテストソケットは、テストソケット
の一方の側端に外部のバーンインテスト基板と接続され
る接続端子が形成されており、前記外部接続端子と一定
の間隔に多数個の貫通孔が形成されており、前記貫通孔
の周りに前記接続端子と金属配線で接続されている少な
くとも一つ以上のランドパターンが形成されている基板
と、前記基板の中央部に形成された貫通孔の上部に接着
手段により実装される複数個のボンディングパッドを持
つ半導体チップと、前記半導体チップのボンディングパ
ッドとランドパターンとを電気的に接続するワイヤと、
前記基板の接続端子が露出されるように結合手段により
前記基板と結合され、前記半導体チップ及びワイヤを覆
って保護するケースと、を具備することを特徴とする。
ら構成できる。また、前記接着手段は両面接着性を有す
る接着テープを用いることが望ましく、また、バーンイ
ンテスト工程のときの適宜な温度に耐えることができる
耐熱性テープであることが望ましい。また、前記接着テ
ープの中央部分には、前記貫通孔に対応するホールが形
成されることが望ましい。また、前記結合手段は、前記
基板の四隅に形成されているねじ溝と、前記ねじ溝に結
合されるねじとから構成できる。また、前記ケースは、
静電気が防止できる抵抗が低い金属、静電気防止用のプ
ラスチック、または静電気防止材が塗布されているプラ
スチックのいずれかにより形成することが望ましい。
おいては、基板の中央部に一定の間隔に形成されている
貫通孔と、前記貫通孔の周りに形成されているランドパ
ターンと、基板の一方の側に外部端子と接続されるよう
に形成されている接続端子とを備える基板上に、前記貫
通孔の上部に両面性接着テープを介した後、半導体チッ
プを実装する工程と、前記半導体チップのボンディング
パッドと基板のランドパターンとをワイヤで接続する工
程と、前記基板をテスト基板上に搭載してバーンインテ
ストを実施する工程と、前記ワイヤを切断手段を使って
切断する工程と、前記基板の貫通孔を通じて前記半導体
チップの背面を分離手段で押し上げ、バーンインテスト
を終えた無欠陥の半導体チップを分離する工程と、を備
えることを特徴とする。
きには、両面の接着力を有するとともに耐熱性を有する
接着テープを介して実装することが望ましく、また、前
記切断手段は、ブレイド,レーザー,またはのみ形状の
切断機のいずれかであることができる。
るテストソケット及びそれを用いたKGD製造方法に対
する望ましい一実施例を詳細に説明する。
テストソケット20を説明するための図面であり、互い
に関連させて説明する。
ミックやプラスチックからなる四角形状の基板22の一
方の側に、外部との接続のための接続リード、例えば挿
入端子24が形成されており、また、前記基板22に一
定の間隔で貫通孔21が形成されている。また、前記貫
通孔21の周りには、ランドパターン27が形成されて
いる。
半導体チップ26に比べてその直径が小さくならなけれ
ばならないことは勿論であり、前記ランドパターン27
は前記半導体チップ26のボンディングパッド25と対
応されるように形成されなければならない。
の内部に形成された少なくとも一つ以上の金属配線30
により前記挿入端子24と接続されており、前記基板2
2の四隅に結合手段、例えばねじ溝31が形成されてい
る。
うように半導体チップ26が接着手段、例えば両面接着
性を有する接着テープ23で実装されている。この接着
テープ23は、所定の形状例えば、四角形状を呈してい
る。また、接着テープ23はポリイミドフィルムの両面
に接着剤が塗布されている両面接着用絶縁テープであ
り、バーンイン工程のときに、高い温度、例えば120
〜150℃程度の温度に耐えることができる耐熱テープ
である。
に前記貫通孔21と対応するホール21aが形成されて
おり、前記ホール21aは半導体チップ26を分離する
後続工程のとき、半導体チップ26と接着テープ23と
の分離を容易にするためのものである。したがって、前
記半導体チップ26の底面は、前記貫通孔21及びホー
ル21aを通じて露出されている。
グパッド25と対応するように形成されているランドパ
ターン27は、ボンディングパッド25とワイヤ28に
より接続されている。
の材質、例えば抵抗が低い金属、静電気防止用プラスチ
ック、または静電気防止材が塗布されているプラスチッ
クなどにより形成される四角形状のケース29が、前記
基板22の上部に搭載されている。このケース29の四
隅の前記ねじ溝31と対応される位置には、貫通孔32
が形成されておるため、結合手段、例えばねじ33によ
り前記基板22とケース29とを固定することができ
る。このとき、前記ケース29は、前記半導体チップ2
6,ワイヤ28などを外部の接触から保護し、ワイヤ2
8の変形などを防止することができ、また、前記挿入端
子24を覆わないように形成されている。
ソケット20をバーンインテスト基板(図示せず)上に
挿入取付けした後、通常の半導体チップ26の作動条件
より高い温度,電圧,電流などのオーバーストレスを印
加してバーンインテストを実施する。そして、バーンイ
ンテスト後、ねじ33をケース29より除去した後、ボ
ンディングされた半導体チップを分離する。
陥の半導体チップ26を分離してKGDが得られる。
トソケット20に多数個、例えば8〜10個の半導体チ
ップ26が実装され、バーンインテスト基板に多数個、
例えば20個程度のテストソケット20が装着されるの
で、一度に160〜200個程度の多数の半導体チップ
26を一括的に一度でバーンインテストでテストでき、
多量のKGDを得ることができる。
着脱が繰り返されるランドパターン27に異状が生じな
い限り、ほとんど半永久的に使用することができ、PC
Bで基板22を形成する場合、基板22の製造単価が非
常に低廉である。
図3(b)を用いて、この発明によるテストソケットを
用いたKGDの製造工程を説明する。ここで、テストソ
ケット20の構成については、上述したので省略する。
製造のためのテストソケット20において、前記基板2
2上に前記貫通孔21を覆うように接着テープ23を取
り付ける。その後、前記接着テープ23上にウェーハか
ら分離されたそれぞれの半導体チップ26を実装する。
そして、前記半導体チップ26のボンディングパッド2
5と前記基板22のランドパターン27とをワイヤ28
で接続し、基板22上にケース29をねじ33で固定す
る。
は、半導体チップ26の分離工程を考えて、チップアタ
ッチ面の接着力を比較的弱くし、チップの分離を容易に
することもできる。
数個の半導体チップ26がワイヤボンディングされてい
る基板22及びケース29からなるテストソケット20
の挿入端子24をバーンインテスト基板(図示せず)上
に実装して、バーンインテストを実施する。
として上下右左へ移動自在で鋭い端部を有するのみ形状
の切断器55により、半導体チップ26のボンディング
パッド25上のワイヤボール56の上側を切断する。前
記切断手段としては、例えばダイヤモンドブライド,レ
ーザー等を用いることもできる。このようにして、半導
体チップ26においては、ワイヤボール56が切断され
たバンプ57がボンディングパッド25上に形成されて
いる状態となる。
のときに使われるエグゼクトピン58で、貫通孔21を
通じて、半導体チップ26の背面よりその底面を押し上
げ、半導体チップ26を前記接着テープ23から分離さ
せる。
のKGDとしての半導体チップ26を移送手段、例えば
真空チャック59で吸入してチップキャリヤ(図示せ
ず)へ順次に移送する。
ボンディングパッド25上にワイヤボール56が切断さ
れて形成されたバンプ57が残っている。このバンプ5
7は実装工程のときにタップ、フリップチップバンプと
して直接使用され、その上に再びワイヤボンディングが
実施されることができる。
タを使う方法,ホットチャックプローブの方法,TAB
方法などで発生していた短所を補完,解決して、大量の
良質のKGDを製造することができる。
ストソケット20は、一定の間隔に形成されている貫通
孔21と、この貫通孔21の周りに形成されているラン
ドパターン27と、一方の側に外部と接続されるように
挿入端子24が形成されている基板22とを備えるとと
もに、この基板22の上側に取り付けられるケース29
を備えるものである。
GDの製造方法においては、前記基板22の貫通孔21
を覆うように接着テープ23で半導体チップ26を実装
した後、この半導体チップ26のボンディングパッド2
5と基板22のランドパターン27とをワイヤ28で接
続する。そして、前記テストソケット20をテスト基板
上に搭載してバーンインテストを実施し、テスト実施
後、前記ワイヤ28を切断手段を使って切断した後、前
記基板22の貫通孔21を通じて半導体チップ26の背
面をエゼクトピン58で押し上げてテストを経た無欠陥
の半導体チップとしてのKGDを分離し、チップキャリ
ヤに搭載して移送するものである。
KGDを製造するための基板を含むテストソケットは、
製造が容易で低廉に製造でき、多量のKGDを低廉に得
ることを可能にする。また、例えばPCBなどを材質と
して基板を製作することにより、基板の製造単価を非常
に低く押さえることができ、また殆ど半永久的に使用す
ることができる。
いるKGDの製造方法においては、製作が容易なテスト
ソケット上にボンディング実施を経て多数個の半導体チ
ップを搭載した後、多数個のテストソケットをテスト基
板上に搭載してバーンインテストなどを実施できるた
め、多量のKGDを低廉な価格で供給することができ
る。このため、MCMを高価のスーパーコンピュータだ
けでなく、個人用コンピューターなどにも拡大使用する
ことができる効果がある。
施例を示す分解斜視図である。
る。
である。
である。
Claims (10)
- 【請求項1】 テストソケットの一方の側端に外部のバ
ーンインテスト基板と接続される接続端子が形成されて
おり、前記接続端子と一定の間隔に複数個の貫通孔が形
成されており、前記貫通孔の周りに前記接続端子と金属
配線で接続されている少なくとも一つ以上のランドパタ
ーンが形成されている基板と、 前記基板の中央部に形成された貫通孔の上部に接着手段
により実装される複数個のボンディングパッドを持つ半
導体チップと、 前記半導体チップのボンディングパッドとランドパター
ンとを電気的に接続するワイヤと、 前記基板の接続端子が露出されるように結合手段により
前記基板と結合され、前記半導体チップ及びワイヤを覆
って保護するケースと、を具備することを特徴とするテ
ストソケット。 - 【請求項2】 前記基板がPCBあるいはセラミックス
から構成されることを特徴とする請求項1記載のテスト
ソケット。 - 【請求項3】 前記接着手段が両面接着性を有する接着
テープであることを特徴とする請求項1記載のテストソ
ケット。 - 【請求項4】 前記接着テープが、バーンインテスト工
程のときの適宜な温度に耐えることができる耐熱性テー
プであることを特徴とする請求項3記載のテストソケッ
ト。 - 【請求項5】 前記接着テープの中央部分に前記貫通孔
に対応するホールが形成されていることを特徴とする請
求項3または4記載のテストソケット。 - 【請求項6】 前記結合手段が前記基板の四隅に形成さ
れているねじ溝と、前記ねじ溝に結合されるねじとから
構成されていることを特徴とする請求項1記載のテスト
ソケット。 - 【請求項7】 前記ケースが、静電気が防止できる抵抗
が低い金属、静電気防止用のプラスチック、または静電
気防止材が塗布されているプラスチックのいずれかによ
り形成されることを特徴とする請求項1記載のテストソ
ケット。 - 【請求項8】 基板の中央部に一定の間隔に形成されて
いる貫通孔と、前記貫通孔の周りに形成されているラン
ドパターンと、基板の一方の側に外部端子と接続される
ように形成されている接続端子とを備える基板上に、前
記貫通孔の上部に両面性接着テープを介した後、半導体
チップを実装する工程と、 前記半導体チップのボンディングパッドと基板のランド
パターンとをワイヤで接続する工程と、 前記基板をテスト基板上に搭載してバーンインテストを
実施する工程と、 前記ワイヤを切断手段を使って切断する工程と、 前記基板の貫通孔を通じて前記半導体チップの背面を分
離手段で押し上げ、バーンインテストを終えた無欠陥の
半導体チップを分離する工程と、を備えることを特徴と
するKGDの製造方法。 - 【請求項9】 前記半導体チップの実装工程のとき、両
面の接着力を有するとともに耐熱性を有する接着テープ
を介して実装することを特徴とする請求項8記載のKG
D製造方法。 - 【請求項10】 前記切断手段が、ブレイド,レーザ
ー,またはのみ形状の切断機のいずれかであることを特
徴とする請求項8記載のKGDの製造方法。
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US5578934A (en) * | 1991-06-04 | 1996-11-26 | Micron Technology, Inc. | Method and apparatus for testing unpackaged semiconductor dice |
JP3186925B2 (ja) * | 1994-08-04 | 2001-07-11 | シャープ株式会社 | パネルの実装構造並びに集積回路搭載テープおよびその製造方法 |
US5836071A (en) * | 1996-12-26 | 1998-11-17 | Texas Instrument Incorporated | Method to produce known good die using temporary wire bond, die attach and packaging |
US5834945A (en) * | 1996-12-31 | 1998-11-10 | Micron Technology, Inc. | High speed temporary package and interconnect for testing semiconductor dice and method of fabrication |
JP3739907B2 (ja) * | 1997-10-07 | 2006-01-25 | 松下電器産業株式会社 | チップ搭載済基板のプラズマクリーニング方法 |
KR100270888B1 (ko) * | 1998-04-08 | 2000-12-01 | 윤종용 | 노운 굿 다이 제조장치 |
US6777965B1 (en) * | 1998-07-28 | 2004-08-17 | Micron Technology, Inc. | Interposer for electrically coupling a semiconductive device to an electrical apparatus |
US6353326B2 (en) | 1998-08-28 | 2002-03-05 | Micron Technology, Inc. | Test carrier with molded interconnect for testing semiconductor components |
US6392427B1 (en) | 1998-12-21 | 2002-05-21 | Kaitech Engineering, Inc. | Testing electronic devices |
US6285202B1 (en) | 1999-02-19 | 2001-09-04 | Micron Technology, Inc. | Test carrier with force applying mechanism guide and terminal contact protector |
JP3724979B2 (ja) * | 1999-04-27 | 2005-12-07 | 富士通株式会社 | 半導体装置 |
US7054161B1 (en) * | 2000-04-19 | 2006-05-30 | James Stephen L | Slotted adhesive for die-attach in BOC and LOC packages |
JP4188942B2 (ja) * | 2005-05-12 | 2008-12-03 | 日本航空電子工業株式会社 | コネクタ |
US20070020964A1 (en) * | 2005-07-22 | 2007-01-25 | Domintech Co., Ltd. | Memory module with chip hold-down fixture |
US7733106B2 (en) * | 2005-09-19 | 2010-06-08 | Formfactor, Inc. | Apparatus and method of testing singulated dies |
TW200745572A (en) * | 2006-06-09 | 2007-12-16 | Visera Technologies Co Ltd | Manufacturing method of wafer-level testing circuit board, and the structure thereof |
US7901955B2 (en) * | 2007-06-25 | 2011-03-08 | Spansion Llc | Method of constructing a stacked-die semiconductor structure |
KR101539402B1 (ko) * | 2008-10-23 | 2015-07-27 | 삼성전자주식회사 | 반도체 패키지 |
US8849469B2 (en) | 2010-10-28 | 2014-09-30 | Microsoft Corporation | Data center system that accommodates episodic computation |
CN106531723B (zh) * | 2016-11-28 | 2019-02-01 | 西安科锐盛创新科技有限公司 | 裸芯片测试结构的制备方法 |
CN112051646B (zh) * | 2019-06-06 | 2022-06-14 | 青岛海信宽带多媒体技术有限公司 | 一种光模块 |
CN111394777B (zh) * | 2020-02-19 | 2022-02-22 | 深圳市海铭德科技有限公司 | 一种用于芯片镀膜工艺的顶针顶出力的监测方法 |
CN111352024A (zh) * | 2020-04-30 | 2020-06-30 | 镭神技术(深圳)有限公司 | 大功率激光芯片测试老化夹具 |
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Family Cites Families (7)
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---|---|---|---|---|
FR2614134B1 (fr) * | 1987-04-17 | 1990-01-26 | Cimsa Sintra | Procede de connexion d'un composant electronique pour son test et son montage, et dispositif de mise en oeuvre de ce procede |
JPH0362547A (ja) * | 1989-02-03 | 1991-03-18 | General Electric Co <Ge> | 集積回路試験構造物及び試験方法 |
JP2746763B2 (ja) * | 1991-02-18 | 1998-05-06 | シャープ株式会社 | バーンイン装置およびこれを用いるバーンイン方法 |
US5091769A (en) * | 1991-03-27 | 1992-02-25 | Eichelberger Charles W | Configuration for testing and burn-in of integrated circuit chips |
US5367253A (en) * | 1991-06-04 | 1994-11-22 | Micron Semiconductor, Inc. | Clamped carrier for testing of semiconductor dies |
US5173451A (en) * | 1991-06-04 | 1992-12-22 | Micron Technology, Inc. | Soft bond for semiconductor dies |
US5378981A (en) * | 1993-02-02 | 1995-01-03 | Motorola, Inc. | Method for testing a semiconductor device on a universal test circuit substrate |
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