JP2004031463A - 半導体集積回路の検査方法 - Google Patents
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Abstract
【課題】複数の半導体集積回路装置（チップ）を同時に一括してバーンイン試験する際、バーンイン前検査で不良と判定されたチップが混在すると、不良内容（電源電流不良等）によっては、良品チップに影響を与え、正常なバーンイン試験が実施できなくなるので、不良チップの影響を簡便かつ確実に排除する。
【解決手段】ウェハー上に形成された全ての半導体集積回路の良否をウェハー状態で試験するウェハー試験工程と、前記ウェハー試験工程を終了したウェハーをスクライブラインでカットするカット工程と、前記カット工程で互いに分離された複数のチップ２の内の不良品を取り除く工程と、残存する複数の良品チップ９を共通の電源線または信号線を有するプローブ手段を通じて同時にバーンイン試験する工程とを行なう。不良品を完全に取り除いてしまうため、良品チップ９は不良品チップの影響を受けず、安定したバーンイン試験を実施できる。
【選択図】 図２
【解決手段】ウェハー上に形成された全ての半導体集積回路の良否をウェハー状態で試験するウェハー試験工程と、前記ウェハー試験工程を終了したウェハーをスクライブラインでカットするカット工程と、前記カット工程で互いに分離された複数のチップ２の内の不良品を取り除く工程と、残存する複数の良品チップ９を共通の電源線または信号線を有するプローブ手段を通じて同時にバーンイン試験する工程とを行なう。不良品を完全に取り除いてしまうため、良品チップ９は不良品チップの影響を受けず、安定したバーンイン試験を実施できる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ウェハー上に形成された複数の半導体集積回路を一括してバーンイン試験するための検査方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路を搭載した電子機器の小型化・低価格化の進歩はめざましく、半導体集積回路装置に対しても小型化低価格化の要求が強い。半導体集積回路装置（以下、チップと略す）は従来、ワイヤボンド法によりリードフレームに電気的に接続され樹脂またはセラミックスにモールドされた形で供給され、プリント基板に実装されてきたが、上記した小型化の要求からベアチップを直接に回路基板に実装する方法が開発され、品質保証されたベアチップの低価格での供給が望まれるようになってきた。
【０００３】
ベアチップを品質保証するためには、樹脂またはセラミックスにモールドされたチップに対して従来より行なわれているように、ベアチップ状態、またはウェハー状態でバーンインスクリーニング（以下バーンイン試験という）する必要がある。しかしベアチップ状態でのバーンインはモールド状態でのバーンインに比べて取り扱いが非常に複雑になり、低価格化の要求に応えられない。そこでウェハー状態でバーンインを行うことが重要となる。
【０００４】
ウェハー状態でバーンイン試験を行うには、同一ウェハー上に形成された複数のチップに同時に電源や信号を印加して動作させる必要がある。しかし各々のチップに独立に電源や信号を供給するためには多くの配線をウェハーから引き出す必要があり、コスト的な面から現実的ではない。そこで、できるだけ多くの電源、信号を共通化して、独立して引き出す配線の数を減らす必要がある。しかしそうした場合、共通配線されたチップの１つに異常電流が流れたりすると、他のチップにも影響が及び、正常なバーンインを実施することが困難となる。これを解決するためには、異常なチップを共通配線から電気的に切り放す必要がある。
【０００５】
ウェハー状態でバーンイン試験を行なう従来の検査方法について説明する。
図３はウェハー上に複数個形成されたチップのうちの１つを示す。図中、１はウェハー、２はチップ、３はスクライブライン、４は電源パッド、５はＧＮＤパッド、６は他の信号線パッドを示す。
【０００６】
このようなウェハー状態の各チップ２をバーンイン前検査する。すなわち、各チップ２の電源パッド４、及び他の必要なパッド５，６に、外部測定装置（図示せず）に接続された固定プローブ針（図示せず）でプロービングし、プロービングしたパッドを通して外部測定装置により必要な試験を実施する。試験としては、電源、ＧＮＤ間のショート、および各パッドの電源・ＧＮＤとのショートを中心に、簡単な動作試験、内部に自己試験回路を有しそれによりバーンインを行なう場合はその自己試験回路の試験等、ＤＣ，ＡＣ，機能試験を行なう。試験で不良品と判定されたチップ２上にマーキングして、良品と不良品とを選別できるようにしておく。そして、ウェハー上の全てのチップ２の試験終了後に、図４に示すように、不良品チップの電源及び信号線端子の電極部分を覆うように不導体樹脂７を塗布する。
【０００７】
その後に、このウェハー状態の各チップ２を、プローブカードを用いて一括してバーンイン試験する。図５（ａ）はプローブカードの全体を示し、図５（ｂ）は同プローブカードにおける１チップ相応部を示す。図中、１はウェハー、２はチップを示し、５０はプローブカード基板、５１は電源配線、５２はＧＮＤ配線、５３は各チップ独立の信号線、５４ａ〜ｄは各チップ共通の信号線、５５は配線層、５６はウェハー１との接続を行なうために形成されたバンプを示す。
【０００８】
このプローブカードをシリコンゴムのような柔らかい押圧部材でウェハー１に押し当てることにより、ウェハー１全面の同時プロービングを行なう。その際に、上述した事前のウェハー試験で良品と判断されたチップ２には、プローブカードのバンプ５６が直接に電源パッド４に接続され電源が供給されるが、不良品と判断されたチップ２の電源パッド４には不導体樹脂７が塗布されているため、プローブカードのバンプ５６が直接に接続されることはなく、不良品チップは共通配線から電気的に切り放される。
【０００９】
このようにして、良品と不良品とが混在したウェハーにおいて、不良チップへの電源供給を遮断して、良品チップのみバーンイン可能とし、過大な電源電流を流す不良チップが存在する場合も良品チップに悪影響が及ぼされないようにしている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記した従来の検査方法では、不良品チップの電源及び信号線端子の電極部分を確実に不導体樹脂で覆う必要があり、樹脂コートが不完全なままバーンインすると、不良チップの影響が良品チップに及んでしまう、という問題点があった。
【００１１】
本発明は上記問題点に鑑み、不良チップの影響を簡便かつ確実に排除できる半導体集積回路の検査方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路の検査方法は、ウェハー上に形成された全ての半導体集積回路の良否をウェハー状態で試験するウェハー試験工程と、前記ウェハー試験工程を終了したウェハーをスクライブラインでカットするカット工程と、前記カット工程で互いに分離された複数の半導体集積回路装置の内の不良品を取り除く工程と、残存する複数の半導体集積回路装置を共通の電源線または信号線を有するプローブ手段を通じて同時にバーンイン試験する工程とを行なうことを特徴とするもので、不良品を完全に取り除いてしまうため、その影響を排除して、良品のみ確実にバーンイン試験することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１および図２は本発明の一実施形態における半導体集積回路の検査方法の各工程を示す。図１において、１はウェハー、２はチップ、３はスクライブラインであり、１１はウェハー１を貼付したシートである。このシート１１は、粘着性および伸長性を有している従来より使用されている樹脂シート、たとえば紫外線硬化性の粘着材を塗布した厚み１００μｍ程度の塩化ビニルシートであり、剥離時にウェハー１側に粘着材が残らないものである。各チップ２は先に図３を用いて説明したのと同様に構成されているので図示および説明を省略する。
【００１４】
ウェハー１上に形成された全てのチップ２について、上述したのと同様にして、バーンイン前検査を行なう。すなわち、外部測定装置（図示せず）に接続された固定プローブ針（図示せず）でチップ２の電源パッド、及び他の必要なパッドにプロービングし、プロービングしたパッドを通して外部測定装置により必要な試験を実施する。試験で電源電流不良など、致命的不良と判定されたチップ２上にマーキング８を行ない、良品チップ９と不良品チップ１０とを選別可能にしておく。
【００１５】
次いで、ウェハー１をスクライブライン３でカットする。このときには、ウェハー１を完全にカットするのでなく、シート１１側で浅く繋がるように切り目を入れ、その後にシート１１を専用治具（図示せず）によってスクライブライン３を広げる方向、ここでは図１における上下左右方向にエキスパンドすることにより、各チップ２を互いに切り離し、その一方で並びは切り離し前と同一に保つようにする。
【００１６】
その後に、マーキング８が付された不良品チップ１０を吸着ノズル（図示せず）で取り除き、図２に示すように良品チップ９のみ残す。
そして、ウェハー状態に近い状態で並んだ複数の良品チップ９に対し、上述したのと同様にして、プローブカード（図５参照）を用いて一括してプロービングし、バーンインを実施する。
【００１７】
このようにして、不良品チップ１０を完全に取り除くという簡便な方法により、不良品チップ１０の影響を排除して、良品チップ９のみ正常にバーンインすることができる。
【００１８】
【発明の効果】
以上のように本発明によれば、同一ウェハー上に形成された複数の半導体集積回路装置を共通の電源線または信号線を有するプローブ手段により同時にバーンインする検査方法において、事前のウェハー試験で不良と判定された半導体集積回路装置を除去しておくことにより、不良品による悪影響のない状態で、良品について正常なバーンインを行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体集積回路の検査方法であって、ウェハー状態で試験し不良品チップにマーキングした状態を示す平面図
【図２】図１のウェハーをスクライブラインカットし不良品チップを取り除いた状態を示す平面図
【図３】ウェハー上に複数個形成された一般的なチップのうちの１つを示す平面図
【図４】従来の半導体集積回路の検査方法において、不良品チップの電源端子に不導体樹脂が塗布されたウェハーを示す平面図
【図５】従来および本発明の半導体集積回路の検査方法においてバーンイン試験で使用されるプローブカードの（ａ）平面図および（ｂ）１チップ対応部分の拡大図
【符号の説明】
１ ウェハー
２ チップ
３ スクライブライン
８ マーキング
９ 良品チップ
１０ 不良品チップ
【発明の属する技術分野】
本発明は、ウェハー上に形成された複数の半導体集積回路を一括してバーンイン試験するための検査方法に関する。
【０００２】
【従来の技術】
近年、半導体集積回路を搭載した電子機器の小型化・低価格化の進歩はめざましく、半導体集積回路装置に対しても小型化低価格化の要求が強い。半導体集積回路装置（以下、チップと略す）は従来、ワイヤボンド法によりリードフレームに電気的に接続され樹脂またはセラミックスにモールドされた形で供給され、プリント基板に実装されてきたが、上記した小型化の要求からベアチップを直接に回路基板に実装する方法が開発され、品質保証されたベアチップの低価格での供給が望まれるようになってきた。
【０００３】
ベアチップを品質保証するためには、樹脂またはセラミックスにモールドされたチップに対して従来より行なわれているように、ベアチップ状態、またはウェハー状態でバーンインスクリーニング（以下バーンイン試験という）する必要がある。しかしベアチップ状態でのバーンインはモールド状態でのバーンインに比べて取り扱いが非常に複雑になり、低価格化の要求に応えられない。そこでウェハー状態でバーンインを行うことが重要となる。
【０００４】
ウェハー状態でバーンイン試験を行うには、同一ウェハー上に形成された複数のチップに同時に電源や信号を印加して動作させる必要がある。しかし各々のチップに独立に電源や信号を供給するためには多くの配線をウェハーから引き出す必要があり、コスト的な面から現実的ではない。そこで、できるだけ多くの電源、信号を共通化して、独立して引き出す配線の数を減らす必要がある。しかしそうした場合、共通配線されたチップの１つに異常電流が流れたりすると、他のチップにも影響が及び、正常なバーンインを実施することが困難となる。これを解決するためには、異常なチップを共通配線から電気的に切り放す必要がある。
【０００５】
ウェハー状態でバーンイン試験を行なう従来の検査方法について説明する。
図３はウェハー上に複数個形成されたチップのうちの１つを示す。図中、１はウェハー、２はチップ、３はスクライブライン、４は電源パッド、５はＧＮＤパッド、６は他の信号線パッドを示す。
【０００６】
このようなウェハー状態の各チップ２をバーンイン前検査する。すなわち、各チップ２の電源パッド４、及び他の必要なパッド５，６に、外部測定装置（図示せず）に接続された固定プローブ針（図示せず）でプロービングし、プロービングしたパッドを通して外部測定装置により必要な試験を実施する。試験としては、電源、ＧＮＤ間のショート、および各パッドの電源・ＧＮＤとのショートを中心に、簡単な動作試験、内部に自己試験回路を有しそれによりバーンインを行なう場合はその自己試験回路の試験等、ＤＣ，ＡＣ，機能試験を行なう。試験で不良品と判定されたチップ２上にマーキングして、良品と不良品とを選別できるようにしておく。そして、ウェハー上の全てのチップ２の試験終了後に、図４に示すように、不良品チップの電源及び信号線端子の電極部分を覆うように不導体樹脂７を塗布する。
【０００７】
その後に、このウェハー状態の各チップ２を、プローブカードを用いて一括してバーンイン試験する。図５（ａ）はプローブカードの全体を示し、図５（ｂ）は同プローブカードにおける１チップ相応部を示す。図中、１はウェハー、２はチップを示し、５０はプローブカード基板、５１は電源配線、５２はＧＮＤ配線、５３は各チップ独立の信号線、５４ａ〜ｄは各チップ共通の信号線、５５は配線層、５６はウェハー１との接続を行なうために形成されたバンプを示す。
【０００８】
このプローブカードをシリコンゴムのような柔らかい押圧部材でウェハー１に押し当てることにより、ウェハー１全面の同時プロービングを行なう。その際に、上述した事前のウェハー試験で良品と判断されたチップ２には、プローブカードのバンプ５６が直接に電源パッド４に接続され電源が供給されるが、不良品と判断されたチップ２の電源パッド４には不導体樹脂７が塗布されているため、プローブカードのバンプ５６が直接に接続されることはなく、不良品チップは共通配線から電気的に切り放される。
【０００９】
このようにして、良品と不良品とが混在したウェハーにおいて、不良チップへの電源供給を遮断して、良品チップのみバーンイン可能とし、過大な電源電流を流す不良チップが存在する場合も良品チップに悪影響が及ぼされないようにしている。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記した従来の検査方法では、不良品チップの電源及び信号線端子の電極部分を確実に不導体樹脂で覆う必要があり、樹脂コートが不完全なままバーンインすると、不良チップの影響が良品チップに及んでしまう、という問題点があった。
【００１１】
本発明は上記問題点に鑑み、不良チップの影響を簡便かつ確実に排除できる半導体集積回路の検査方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体集積回路の検査方法は、ウェハー上に形成された全ての半導体集積回路の良否をウェハー状態で試験するウェハー試験工程と、前記ウェハー試験工程を終了したウェハーをスクライブラインでカットするカット工程と、前記カット工程で互いに分離された複数の半導体集積回路装置の内の不良品を取り除く工程と、残存する複数の半導体集積回路装置を共通の電源線または信号線を有するプローブ手段を通じて同時にバーンイン試験する工程とを行なうことを特徴とするもので、不良品を完全に取り除いてしまうため、その影響を排除して、良品のみ確実にバーンイン試験することが可能となる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１および図２は本発明の一実施形態における半導体集積回路の検査方法の各工程を示す。図１において、１はウェハー、２はチップ、３はスクライブラインであり、１１はウェハー１を貼付したシートである。このシート１１は、粘着性および伸長性を有している従来より使用されている樹脂シート、たとえば紫外線硬化性の粘着材を塗布した厚み１００μｍ程度の塩化ビニルシートであり、剥離時にウェハー１側に粘着材が残らないものである。各チップ２は先に図３を用いて説明したのと同様に構成されているので図示および説明を省略する。
【００１４】
ウェハー１上に形成された全てのチップ２について、上述したのと同様にして、バーンイン前検査を行なう。すなわち、外部測定装置（図示せず）に接続された固定プローブ針（図示せず）でチップ２の電源パッド、及び他の必要なパッドにプロービングし、プロービングしたパッドを通して外部測定装置により必要な試験を実施する。試験で電源電流不良など、致命的不良と判定されたチップ２上にマーキング８を行ない、良品チップ９と不良品チップ１０とを選別可能にしておく。
【００１５】
次いで、ウェハー１をスクライブライン３でカットする。このときには、ウェハー１を完全にカットするのでなく、シート１１側で浅く繋がるように切り目を入れ、その後にシート１１を専用治具（図示せず）によってスクライブライン３を広げる方向、ここでは図１における上下左右方向にエキスパンドすることにより、各チップ２を互いに切り離し、その一方で並びは切り離し前と同一に保つようにする。
【００１６】
その後に、マーキング８が付された不良品チップ１０を吸着ノズル（図示せず）で取り除き、図２に示すように良品チップ９のみ残す。
そして、ウェハー状態に近い状態で並んだ複数の良品チップ９に対し、上述したのと同様にして、プローブカード（図５参照）を用いて一括してプロービングし、バーンインを実施する。
【００１７】
このようにして、不良品チップ１０を完全に取り除くという簡便な方法により、不良品チップ１０の影響を排除して、良品チップ９のみ正常にバーンインすることができる。
【００１８】
【発明の効果】
以上のように本発明によれば、同一ウェハー上に形成された複数の半導体集積回路装置を共通の電源線または信号線を有するプローブ手段により同時にバーンインする検査方法において、事前のウェハー試験で不良と判定された半導体集積回路装置を除去しておくことにより、不良品による悪影響のない状態で、良品について正常なバーンインを行なうことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体集積回路の検査方法であって、ウェハー状態で試験し不良品チップにマーキングした状態を示す平面図
【図２】図１のウェハーをスクライブラインカットし不良品チップを取り除いた状態を示す平面図
【図３】ウェハー上に複数個形成された一般的なチップのうちの１つを示す平面図
【図４】従来の半導体集積回路の検査方法において、不良品チップの電源端子に不導体樹脂が塗布されたウェハーを示す平面図
【図５】従来および本発明の半導体集積回路の検査方法においてバーンイン試験で使用されるプローブカードの（ａ）平面図および（ｂ）１チップ対応部分の拡大図
【符号の説明】
１ ウェハー
２ チップ
３ スクライブライン
８ マーキング
９ 良品チップ
１０ 不良品チップ
Claims (1)
- ウェハー上に形成された全ての半導体集積回路の良否をウェハー状態で試験するウェハー試験工程と、
前記ウェハー試験工程を終了したウェハーをスクライブラインでカットするカット工程と、
前記カット工程で互いに分離された複数の半導体集積回路装置の内の不良品を取り除く工程と、
残存する複数の半導体集積回路装置を共通の電源線または信号線を有するプローブ手段を通じて同時にバーンイン試験する工程と
を行なうことを特徴とする半導体集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182272A JP2004031463A (ja) | 2002-06-24 | 2002-06-24 | 半導体集積回路の検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182272A JP2004031463A (ja) | 2002-06-24 | 2002-06-24 | 半導体集積回路の検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031463A true JP2004031463A (ja) | 2004-01-29 |
Family
ID=31178830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182272A Pending JP2004031463A (ja) | 2002-06-24 | 2002-06-24 | 半導体集積回路の検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186575B2 (en) | 2004-02-26 | 2007-03-06 | Shinko Electric Industries Co., Ltd | Manufacturing method of semiconductor device |
| WO2014199993A1 (ja) * | 2013-06-14 | 2014-12-18 | 電気化学工業株式会社 | 半導体検査用の耐熱性粘着シート |
| WO2015174381A1 (ja) * | 2014-05-12 | 2015-11-19 | 電気化学工業株式会社 | 半導体検査用の耐熱性粘着シート、及び半導体検査方法 |
| CN108447800A (zh) * | 2018-01-31 | 2018-08-24 | 北京铂阳顶荣光伏科技有限公司 | 薄膜电池的制造方法 |
-
2002
- 2002-06-24 JP JP2002182272A patent/JP2004031463A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7186575B2 (en) | 2004-02-26 | 2007-03-06 | Shinko Electric Industries Co., Ltd | Manufacturing method of semiconductor device |
| US9963622B2 (en) | 2013-06-14 | 2018-05-08 | Denka Company Limited | Heat-resistant adhesive sheet for semiconductor testing |
| KR20160019421A (ko) * | 2013-06-14 | 2016-02-19 | 덴카 주식회사 | 반도체 검사용 내열성 점착 시트 |
| JPWO2014199993A1 (ja) * | 2013-06-14 | 2017-02-23 | デンカ株式会社 | 半導体検査用の耐熱性粘着シート |
| TWI618176B (zh) * | 2013-06-14 | 2018-03-11 | 電化股份有限公司 | 半導體檢查用之耐熱性黏著片 |
| WO2014199993A1 (ja) * | 2013-06-14 | 2014-12-18 | 電気化学工業株式会社 | 半導体検査用の耐熱性粘着シート |
| KR102216458B1 (ko) | 2013-06-14 | 2021-02-17 | 덴카 주식회사 | 반도체 검사용 내열성 점착 시트 |
| WO2015174381A1 (ja) * | 2014-05-12 | 2015-11-19 | 電気化学工業株式会社 | 半導体検査用の耐熱性粘着シート、及び半導体検査方法 |
| KR20170007327A (ko) * | 2014-05-12 | 2017-01-18 | 덴카 주식회사 | 반도체 검사용의 내열성 점착 시트, 및 반도체 검사 방법 |
| JPWO2015174381A1 (ja) * | 2014-05-12 | 2017-04-20 | デンカ株式会社 | 半導体検査用の耐熱性粘着シート、及び半導体検査方法 |
| US9676968B1 (en) | 2014-05-12 | 2017-06-13 | Denka Company Limited | Heat-resistant adhesive sheet for semiconductor inspection and semiconductor inspection method |
| KR102359829B1 (ko) | 2014-05-12 | 2022-02-07 | 덴카 주식회사 | 반도체 검사용의 내열성 점착 시트, 및 반도체 검사 방법 |
| CN108447800A (zh) * | 2018-01-31 | 2018-08-24 | 北京铂阳顶荣光伏科技有限公司 | 薄膜电池的制造方法 |
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