JP2692620B2 - マルチチップモジュールの実装構造 - Google Patents

マルチチップモジュールの実装構造

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JP2692620B2 JP31715894A JP31715894A JP2692620B2 JP 2692620 B2 JP2692620 B2 JP 2692620B2 JP 31715894 A JP31715894 A JP 31715894A JP 31715894 A JP31715894 A JP 31715894A JP 2692620 B2 JP2692620 B2 JP 2692620B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マルチチップモジュー
ルの実装構造に関する。
【０００２】
【従来の技術】従来のマルチチップモジュールの実装構
造例を図５に示す。マルチチップモジュール基板１上に
半導体チップ２をフェースダウンでバンプ３を介してフ
リップチップ法、またはフェースアップでワイヤーボン
ディング法等により１個ないし複数個搭載した後、半導
体チップ２の保護のために封止樹脂４により全体を封止
するが、そのままの状態で封止樹脂４を塗布すると、外
周に広く樹脂が流れ出してしまうために枠１１を設けて
いる。マルチチップモジュール基板１は半導体チップ２
の搭載面から裏面に至る配線層と外部接続用パッド６を
設けてある。この外部接続用パッド６上に半田のボール
バンプ７を形成し、メインボード８に搭載する。その
後、メインボード８に搭載されている他の電子部品と一
括でリフロー加熱することによりマルチチップモジュー
ルをメインボード８に接続する。この様なマルチチップ
モジュールは「ＣＲＥＡＴＥ ＥＮＧＩＮＥＥＲＲＩＮ
Ｇ ＲＥＰＯＲＴＳ 第１７回ＣＲＥＡＴＥ−Ｓｈｏｗ
セミナー予稿集 ボールグリッドアレイ（ＢＧＡ）の
パッケージングと実装技術」１頁〜７頁に記載されてい
る。
【０００３】上述した従来のマルチチップモジュールは
外部接続用パッドを全てマルチチップモジュール基板の
裏面に配置し、さらにメインボードへは、半田ボールバ
ンプを介した面実装の形態を取っている。これは、メイ
ンボード上におけるマルチチップモジュールの実装スペ
ースの縮小出来ること、またマルチチップモジュールが
実装されるメインボードの裏面側他部品を実装出来るこ
とから、全体の実装効率の向上に寄与している。
【０００４】
【発明が解決しようとする課題】上述したマルチチップ
モジュールの実装構造では、マルチチップモジュールを
メインボードに実装した時に、接続箇所がマルチチップ
モジュール基板の下に隠れてしまい、マルチチップモジ
ュール上面からまたはメインボード裏面から見えない。
このためマルチチップモジュールの搭載工程においてメ
インボード上の正規の搭載パッドに位置ズレなく搭載さ
れているかどうかの検査は、搭載後半田付け等による接
続を行った後で、電気的導通検査，機能検査により、搭
載時の位置ズレ不良に起因するオープン／ショート不良
の検出を行っていた。この場合上述した様に、マルチチ
ップモジュールとメインボードの接続箇所がマルチチッ
プモジュール基板の下に隠れているため、不良箇所の修
正に多大な工数がかかるという問題点があった。
【０００５】本発明の目的はマルチチップモジュールを
メインボードへ実装する際の位置ズレを半田付け等によ
る接続を行う前の比較的修正が可能な搭載工程で検出す
ることを可能にし、マルチチップモジュールのメインボ
ードへの実装品質の向上、及び接続不良の修正工数の低
減を図ることである。
【０００６】
【課題を解決するための手段】本発明のマルチチップモ
ジュールの実装構造は、半導体チップが実装され、メイ
ンボードとの接続外部端子が全て裏面に配置され、かつ
メインボードに面実装されるマルチチップモジュール基
板上で、半導体チップが実装されず、かつ表裏層並びに
内層にパターン配線やビアホール等が配置されていない
領域に最低２つ以上の貫通穴を有する前記マルチチップ
モジュール基板と、前記マルチチップモジュール基板
が、前記接続外部端子を介して接続される、メインボー
ド上で、前記貫通穴と同一中心座標位置に前記貫通穴面
積よりも小さく、かつ基板製造工程における位置精度，
寸法精度，加工精度，膨張・収縮及び前記マルチチップ
モジュールの前記メインボードへの実装時の位置ズレ
量、例えばメインボードのマルチチップモジュール実装
パッドに対しパッド幅の１／２以内が接続信頼性を保証
出来る場合にはその寸法を加算した大きさで、かつメイ
ンボード上のマルチチップモジュール実装パッドと同一
工程にて形成された、前記貫通穴と同数のターゲットマ
ークを有するメインボードとから構成される。
【０００７】
【実施例】次に本発明について図面を参照して詳細に説
明する。
【０００８】図１（ａ），（ｂ）は本発明の第１の実施
例のマルチチップモジュール実装構造の断面図及び平面
図である。マルチチップモジュール基板１上に半導体チ
ップ２をフェースダウンでバンプ３を介してフリップチ
ップ法、又はフェースアップでワイヤーボンディング法
等により１個ないし複数個搭載した後、半導体チップ２
の保護のために封止樹脂４により封止してある。マルチ
チップモジュール基板１の半導体チップ２が実装され
ず、かつ表裏層並びに内層にパターン配線やビアホール
等が配置されていない領域には円形の貫通穴５が４個、
それぞれマルチチップモジュール基板１の４隅にあたる
箇所に１個ずつ配置されている。マルチチップモジュー
ル基板１は半導体チップ２の搭載面から裏面に至る配線
層と外部接続用パッド６を設けてある。この外部接続用
パッド６上に半田のボールバンプ７を形成し、メインボ
ード８に搭載する。
【０００９】メインボード８上にはマルチチップモジュ
ール基板１の貫通穴５と同一中心座標位置に、貫通穴５
と相似形状のターゲットマーク９をメインボード８上の
マルチチップモジュール実装用パッド１０と同一製造工
程で、形成してある。このターゲットマーク９の大きさ
は貫通穴５の大きさよりも小さく、かつ基板製造工程に
おける位置精度，寸法精度，加工精度，膨張・収縮及び
マルチチップモジュール基板１のメインボード８への実
装時の位置ズレ許容値を考慮して決定されている。ま
た、ターゲットマーク９はメインボード８上のマルチチ
ップモジュール実装用パッド１０と同一製造工程で形成
することにより、両者の相対位置精度がより向上してい
る。
【００１０】図２（ａ），（ｂ）は本実施例におけるマ
ルチチップモジュール基板１をメインボード８に搭載し
た場合の、マルチチップモジュール基板１上の貫通穴５
とメインボード８上のターゲットマーク９の位置関係を
示した部分平面拡大図である。図１（ａ），（ｂ）に示
したメインボード８への搭載時にマルチチップモジュー
ル基板１の外部接続用パッド６上の半田ボールバンプ７
がメインボード８上のマルチチップモジュール実装用パ
ッド１０に位置ズレ許容範囲内で搭載されている場合、
図２（ａ）に示す様にマルチチップモジュール基板１の
上面より、個々の貫通穴５を通して、メインボード８上
の個々のターゲットマーク９を欠けることなく、全形状
を見通すことが出来る。
【００１１】また、同様に図１（ａ），（ｂ）に示した
マルチチップモジュール基板１の外部接続用パッド６上
の半田ボールバンプ７がメインボード８上のマルチチッ
プモジュール実装用パッド１０に位置ズレ許容範囲を越
えて搭載されている場合には、図２（ｂ）に示す様に、
位置ズレ量，方向に応じて、貫通穴５からターゲットマ
ーク９の全形状を見通すことは出来ない。
【００１２】図３は本発明の第２の実施例の平面図であ
る。第１の実施例におけるマルチチップモジュール基板
１上の貫通穴５及びメインボード８上のターゲットマー
ク９の形状を角度９０°のＬ字形状とし、マルチチップ
モジュール基板１の４隅にあたる箇所に各１個ずつ配置
している。作用は実施例１とほぼ同等であるが、特にマ
ルチチップモジュール基板１のメインボード８に対する
実装方向、即ちθ回転方向のズレの検出に効果が大き
い。
【００１３】図４（ａ），（ｂ）は本実施例におけるマ
ルチチップモジュール基板１をメインボード８に搭載し
た場合の、マルチチップモジュール基板１上の貫通穴５
とメインボード８上のターゲットマーク９の位置関係を
示した部分平面拡大図である。図１（ａ），（ｂ）に示
したメインボード８への搭載時にマルチチップモジュー
ル基板１の外部接続用パッド６上の半田のボールバンプ
７がメインボード８上のマルチチップモジュール実装用
パッド１０にＸ方向またはＹ方向の搭載位置ズレが、許
容範囲内で、かつθ回転方向のズレ無く搭載されている
場合、図４（ａ）に示す様にマルチチップモジュール基
板１の上面より、個々の貫通穴５を通して、メインボー
ド８上の個々のターゲットマーク９を欠けることなく、
全形状を見通すことが出来、この時マルチチップモジュ
ール基板１上のＬ字形状の貫通穴５及びメインボード８
上のＬ字形状のターゲットマーク９のそれぞれの辺は平
行になる。
【００１４】また、同様に図１（ａ），（ｂ）に示した
マルチチップモジュール基板１の外部接続用パッド６上
の半田ボールバンプ７がメインボード８上のマルチチッ
プモジュール実装用パッド１０に位置ズレ許容範囲を越
え、かつθ回転方向のズレを含んで搭載されている場合
には、図４（ｂ）に示す様に、位置ズレ量，方向に応じ
て、貫通穴５からターゲットマーク９の全形状を見通す
ことが出来ず、またマルチチップモジュール基板１上の
Ｌ字形状の貫通穴５及びメインボード８上のＬ字形状の
ターゲットマーク９のそれぞれの辺は平行にならない。
【００１５】
【発明の効果】以上説明した様に本発明は、マルチチッ
プモジュールの搭載時にマルチチップモジュール基板に
設けた貫通穴とメインボードに設けたターゲットマーク
の位置関係を検査するすることにより、従来のマルチチ
ップモジュールの実装構造では、接続箇所がマルチチッ
プモジュール基板の下に隠れてしまい、マルチチップモ
ジュール上面からはメインボード裏面から見えないため
に行えなかった搭載位置ズレの検査を、半田付け等によ
る本接続後の電気検査によらず容易に行うことができ
る。上述した検査により、搭載位置ズレが検出された場
合でも、本接続が行われていないためその修正は容易で
あり、修正工数の低減に寄与出来る。搭載工程で位置ズ
レ不良を取り除き、フィードバックをかけることによ
り、全体的な実装品質向上も期待できる。
【００１６】上述した位置ズレ検査は通常人による目視
検査で行えるが、マルチチップモジュールのメインボー
ドへの搭載工程と本接続工程の間に光学系の単純な認識
装置を付加する事により、自動化することも容易であ
る。さらに、通常はマルチチップモジュールのメインボ
ードへの搭載は自動機にて行われるが、トラブル等の発
生により、自動機が使用出来ない場合にも、作業者が上
から見て、マルチチップモジュールの貫通穴を通してメ
インボード上のターゲットマークを見通して、位置合わ
せを行って搭載することにより、精度の良い人手作業が
可能になる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は本発明は第１の実施例の断面
図および平面図である。
【図２】（ａ），（ｂ）は第１の実施例の拡大平面図で
ある。
【図３】本発明の第２の実施例の平面図である。
【図４】（ａ），（ｂ）は第２の実施例の拡大平面図で
ある。
【図５】従来の一例を示す断面図である。
【符号の説明】
１ マルチチップモジュール基板 ２ 半導体チップ ３ バンプ ４ 封止樹脂 ５ 貫通穴 ６ 外部接続用パッド ７ ボールバンプ ８ メインボード ９ ターゲットマーク １０ マルチチップモジュール実装用パッド １１ 枠
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 表面に実装用パッドが形成されたメイン
    ボードと、 半導体装置が実装され、該半導体装置が実装されない面
    に外部端子が配置され、該外部端子がバンプを介して前
    記実装用パッドに接続されることによって、前記メイン
    ボードに面実装されるマルチチップモジュール基板とを
    備え、 前記マルチチップモジュール基板の一部には、貫通穴が
    形成され、 前記メインボードには、前記貫通穴と同一中心座標位置
    に該貫通穴と相似形状を有するターゲットマークが形成
    されたマルチチップモジュールの実装構造であって、 前記ターゲットマークの面積が前記貫通穴の断面積より
    も小さく、かつ該ターゲットマークの面積が、前記メイ
    ンボードに対する前記マルチチップモジュール基板の実
    装位置ずれの許容値に応じて決定 されることを特徴とす
    るマルチチップモジュールの実装構造。
  2. 【請求項２】 半導体チップが実装され、メインボード
    との接続外部端子が全て裏面に配置され、かつメインボ
    ードに面実装されるマルチチップモジュール基板上で、
    半導体チップが実装されず、かつ表裏層並びに内層にパ
    ターン配線やビアホールが配置されていない領域に少な
    くとも２つ以上の貫通穴を有するマルチチップモジュー
    ル基板と、前記マルチチップモジュール基板が、前記接
    続外部端子を介して接続される、メインボードで、前記
    貫通穴と同一中心座標位置に前記貫通穴と相似形状のタ
    ーゲットマークを有する前記メインボードとを備え、 前記メインボード上のターゲットマークの面積が前記マ
    ルチチップモジュール基板の貫通穴面積よりも小さく、
    かつ基板製造工程における位置精度、寸法精度、加工精
    度、膨張・収縮及び前記マルチチップモジュールの前記
    メインボードへの実装時の位置ズレ量、例えばメインボ
    ードのマルチチップモジュール実装パッドに対してズレ
    量がパッド幅の１／２以内が接続信頼性を保証できる場
    合にはその寸法を加算した大きさであることを特徴とす
    るマルチチップモジュールの実装構造。
  3. 【請求項３】 表面に実装用パッドが形成されたメイン
    ボードと、 半導体装置が実装され、該半導体装置が実装されない面
    に外部端子が配置され、該外部端子がバンプを介して前
    記実装用パッドに接続されることによって、前記メイン
    ボードに面実装されるマルチチップモジュール基板とを
    備え、 前記マルチチップモジュール基板の一部には、Ｌ字形状
    の貫通穴が形成され、 前記メインボードには、前記貫通穴の面積よりも小さ
    く、かつ該貫通穴と相似形状を有するＬ字形状のターゲ
    ットマークが 形成されることを特徴とするマルチチップ
    モジュールの実装構造
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998033217A1 (en) * 1997-01-24 1998-07-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing thereof
JP2004038203A (ja) * 1997-07-30 2004-02-05 Seiko Epson Corp 回路基板ユニットの製造方法及び液晶装置の製造方法
JP3543676B2 (ja) 1999-06-02 2004-07-14 セイコーエプソン株式会社 マルチチップの実装構造及びその実装構造の製造方法、ならびに電気光学装置及び電子機器
JP2002368156A (ja) 2001-06-11 2002-12-20 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP4980632B2 (ja) * 2006-03-16 2012-07-18 富士通株式会社 半導体装置の製造方法および半導体装置
JP2017162543A (ja) * 2017-06-08 2017-09-14 大日本印刷株式会社 サスペンション用基板、サスペンション、ヘッド付サスペンションおよびハードディスクドライブ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198740A (ja) * 1984-03-23 1985-10-08 Hitachi Ltd 半導体装置
JPH03233949A (ja) * 1990-02-09 1991-10-17 Oki Electric Ind Co Ltd 半導体素子の実装方法
JPH04263462A (ja) * 1991-02-18 1992-09-18 Fujitsu Ltd 半導体装置及びその製造方法

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