JPH03233949A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
- Publication number
- JPH03233949A JPH03233949A JP2028278A JP2827890A JPH03233949A JP H03233949 A JPH03233949 A JP H03233949A JP 2028278 A JP2028278 A JP 2028278A JP 2827890 A JP2827890 A JP 2827890A JP H03233949 A JPH03233949 A JP H03233949A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- circuit board
- hole
- mark
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000000034 method Methods 0.000 title claims abstract description 13
- 229910000679 solder Inorganic materials 0.000 abstract description 34
- 230000004907 flux Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/10175—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/81122—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors by detecting inherent features of, or outside, the semiconductor or solid-state body
- H01L2224/81123—Shape or position of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/38—Effects and problems related to the device integration
- H01L2924/384—Bump effects
- H01L2924/3841—Solder bridging
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子のフリップチップ実装方法に関す
るものである。
るものである。
（従来の技術）
従来、このような分野の技術としては、例えば「ハイブ
リッドテクノロジー」 月刊 セごコンダクタ ワール
ド 昭和６０年９月１０日発行 臨時増刊号 第４巻
第１０号 第１３５頁〜第１４１頁に記載されるものが
あった。
リッドテクノロジー」 月刊 セごコンダクタ ワール
ド 昭和６０年９月１０日発行 臨時増刊号 第４巻
第１０号 第１３５頁〜第１４１頁に記載されるものが
あった。
第５図はかかる従来の半導体素子のフリップチップ実装
工程断面図である。
工程断面図である。
まず、第５図（ａ）に示すように、蒸着、微細加工技術
等を用いて、半導体集積回路を形成したＳｉウェハ４０
のＡＩ！、電極４３上に、第５図（ｂ）に示すように、
Ｃｒ −Ｃｕと＾Ｕの薄膜電極４５を形成する。次いで
、第５図（ｃ）に示すように、多数の薄膜電極４５上に
φ０．２〜０．３ｆｌの半田ボール或いは蒸着等により
半田を供給し、窒素雰囲気中で加熱溶融して半田バンプ
４６を形威した後、個々の半導体素子４７に切断する。
等を用いて、半導体集積回路を形成したＳｉウェハ４０
のＡＩ！、電極４３上に、第５図（ｂ）に示すように、
Ｃｒ −Ｃｕと＾Ｕの薄膜電極４５を形成する。次いで
、第５図（ｃ）に示すように、多数の薄膜電極４５上に
φ０．２〜０．３ｆｌの半田ボール或いは蒸着等により
半田を供給し、窒素雰囲気中で加熱溶融して半田バンプ
４６を形威した後、個々の半導体素子４７に切断する。
なお、４１は熱酸化ＳｉＯ□膜、４２はｐｎ接合、４４
はＳｉＯ□パッシベーション膜である。
はＳｉＯ□パッシベーション膜である。
一方、第５図（ｄ）に示すように、Ａ ｌ ｚ（ｈ基板
５０上には、Ａｇ−Ｐｄ或いはＷ−Ｎｉからなる導体配
線５１を形成し、第５図（ｅ）に示すように、半導体素
子と対応した電極部に半田流れを防止するためのガラス
ダム５２を形威し、その後、半導体素子４７と同様の方
法で半田を供給し、溶融して半田バンプ５３を形威する
半導体素子が搭載される回路基板５４を得る。
５０上には、Ａｇ−Ｐｄ或いはＷ−Ｎｉからなる導体配
線５１を形成し、第５図（ｅ）に示すように、半導体素
子と対応した電極部に半田流れを防止するためのガラス
ダム５２を形威し、その後、半導体素子４７と同様の方
法で半田を供給し、溶融して半田バンプ５３を形威する
半導体素子が搭載される回路基板５４を得る。
このようにして得られた半導体素子４７と半導体素子が
搭載される回路基板５４を、それらの双方のパターンを
別々のカメラで見ながら、第４図（ｆ）に示すように、
モニタＴＶで双方のパターン位置が合致するようにアラ
イメントする。次に、第４図（ｇ）に示すように、半導
体素子４７の半田バンプ４６を回路基板５４の半田バン
プ５３に突き合わせ加熱すると、予め、回路基板５４に
塗布したフラックス作用により、お互いの半田が溶融し
結合する。加熱を半田の溶融点以下にすることにより、
半田５５が凝固してフリップチップ実装が完了する。
搭載される回路基板５４を、それらの双方のパターンを
別々のカメラで見ながら、第４図（ｆ）に示すように、
モニタＴＶで双方のパターン位置が合致するようにアラ
イメントする。次に、第４図（ｇ）に示すように、半導
体素子４７の半田バンプ４６を回路基板５４の半田バン
プ５３に突き合わせ加熱すると、予め、回路基板５４に
塗布したフラックス作用により、お互いの半田が溶融し
結合する。加熱を半田の溶融点以下にすることにより、
半田５５が凝固してフリップチップ実装が完了する。
（発明が解決しようとする課題）
しかしながら、以上述べた従来の半導体素子の実装方法
では、半導体素子４７か回路基板５４のどちらかは、下
面を向いているため、一つのカメラで両方のパターンを
同時に見ることができない。そこで、二つのカメラで双
方のパターンを別々に見て、その後、モニタＴＶで双方
のパターン位置を合致させる必要があり、双方のパター
ン位置を合わせるのに時間がかかる。また、カメラが二
つ必要となり、装置が複雑になる等の問題があった。
では、半導体素子４７か回路基板５４のどちらかは、下
面を向いているため、一つのカメラで両方のパターンを
同時に見ることができない。そこで、二つのカメラで双
方のパターンを別々に見て、その後、モニタＴＶで双方
のパターン位置を合致させる必要があり、双方のパター
ン位置を合わせるのに時間がかかる。また、カメラが二
つ必要となり、装置が複雑になる等の問題があった。
本発明は、上記問題点を除去し、簡単な装置構成でもっ
て、作業性がよく、しかも位置精度が良好な半導体素子
の実装方法を提供することを目的とする。
て、作業性がよく、しかも位置精度が良好な半導体素子
の実装方法を提供することを目的とする。
（課題を解決するための手段）
本発明は、上記目的を達成するために、半導体素子実装
方法において、回路基板へ半導体素子をフリップチップ
実装する半導体素子の実装方法において、前記半導体素
子に貫通穴を形成し、前記回路基板にマークを形威し、
前記半導体素子の貫通穴を通して前記回路基板のマーク
を見ながら前記回路基板と前記半導体素子との位置合わ
せを行うようにしたものである。
方法において、回路基板へ半導体素子をフリップチップ
実装する半導体素子の実装方法において、前記半導体素
子に貫通穴を形成し、前記回路基板にマークを形威し、
前記半導体素子の貫通穴を通して前記回路基板のマーク
を見ながら前記回路基板と前記半導体素子との位置合わ
せを行うようにしたものである。
また、回路基板へ半導体素子をフリップチップ実装する
半導体素子の実装方法において、前記半導体素子に貫通
穴を形威し、前記回路基板にも貫通穴を形威し、前記半
導体素子の貫通穴と前記回路基板の貫通穴を合わせるこ
とにより前記回路基板と前記半導体素子との位置合わせ
を行うようにしたものである。
半導体素子の実装方法において、前記半導体素子に貫通
穴を形威し、前記回路基板にも貫通穴を形威し、前記半
導体素子の貫通穴と前記回路基板の貫通穴を合わせるこ
とにより前記回路基板と前記半導体素子との位置合わせ
を行うようにしたものである。
（作用）
本発明によれば、上記したように、半導体素子と半導体
素子を実装する回路基板に一致する位置出し用マークを
形威し、半導体素子側はレーザにより貫通穴をあける。
素子を実装する回路基板に一致する位置出し用マークを
形威し、半導体素子側はレーザにより貫通穴をあける。
その後、半導体素子貫通穴を通して、回路基板側のマー
クを見ながら、貫通穴とマークとを一致させ、双方のパ
ターン位置を合致させる。
クを見ながら、貫通穴とマークとを一致させ、双方のパ
ターン位置を合致させる。
また、半導体素子に貫通穴を形威し、回路基板側にも貫
通穴を設けて、それらの貫通穴を合わせて回路基板と半
導体素子との位置合わせを行う。
通穴を設けて、それらの貫通穴を合わせて回路基板と半
導体素子との位置合わせを行う。
従って、回路基板と半導体素子との位置合わせを簡便に
行うことができる。
行うことができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体素子の実装状態を
示す断面図、第２図は本発明の半導体素子の製造工程断
面図、第３図は本発明の回路基板の構成図である。
示す断面図、第２図は本発明の半導体素子の製造工程断
面図、第３図は本発明の回路基板の構成図である。
まず、第２図（ａ）に示すように、半導体素子は従来の
製造方法により、蒸着、微細加工技術などを用いて半導
体集積回路を形成したＳｉウェハ１のＡｎ電極４上に、
Ｃｒ−Ｃｏ膜６、その上にＡｕ膜７からなる薄膜電極を
形成する。次いで、それらの薄膜電極上にφ０．２〜０
．３關の半田ボール或いは蒸着等により半田を供給し、
窒素雰囲気中で加熱溶融して半田バンプ８を形成する。
製造方法により、蒸着、微細加工技術などを用いて半導
体集積回路を形成したＳｉウェハ１のＡｎ電極４上に、
Ｃｒ−Ｃｏ膜６、その上にＡｕ膜７からなる薄膜電極を
形成する。次いで、それらの薄膜電極上にφ０．２〜０
．３關の半田ボール或いは蒸着等により半田を供給し、
窒素雰囲気中で加熱溶融して半田バンプ８を形成する。
なお、２は熱酸化５ｉ（ｈ膜、３はｐｎ接合、５は５４
０ｇパッシベーション膜である。
０ｇパッシベーション膜である。
ここで、本発明においては、半導体素子集積回路を作成
する時、半導体素子を実装する回路基板と同じ位置に半
田バンプ位置合わせ用マーク９を形成しておく。
する時、半導体素子を実装する回路基板と同じ位置に半
田バンプ位置合わせ用マーク９を形成しておく。
次に、第２図（ｂ）に示すように、個々の半導体素子に
切断する前に、前記半田バンプ位置合わせ用マーク９の
位置にレーザにより １００μｍφの貫通穴１０を形成
する。
切断する前に、前記半田バンプ位置合わせ用マーク９の
位置にレーザにより １００μｍφの貫通穴１０を形成
する。
なお、本実施例では、半導体素子に切断する前にマーク
を目標にして、穴を貫通させているが、先に穴あけを行
った後、その貫通穴を位置合わせマークとして、半導体
集積回路、半田バンプを形成してもよい。また、穴径は
１００μｍにこだわることなく、半導体素子の大きさ、
周辺余裕によって変化させてもよい。
を目標にして、穴を貫通させているが、先に穴あけを行
った後、その貫通穴を位置合わせマークとして、半導体
集積回路、半田バンプを形成してもよい。また、穴径は
１００μｍにこだわることなく、半導体素子の大きさ、
周辺余裕によって変化させてもよい。
また、穴の位置と個数は半導体素子の四隅のうち、少な
くとも対角に成る位置の三箇所に設けることが望ましい
。
くとも対角に成る位置の三箇所に設けることが望ましい
。
一方、半導体素子を実装する回路基板は、第３図（ａ）
に示すように、ＡＩＬｚＯｆｆ基板１１上には、Ａｇ−
Ｐｄ或いは−Ｎ＋からなる導体配線１６を形成し、半導
体素子と対応した電極１２に半田流れを防止するダム１
４を形成する。その後、半導体素子と同様の方法で半田
を供給し、溶融して半田バンプ１３を形成する。
に示すように、ＡＩＬｚＯｆｆ基板１１上には、Ａｇ−
Ｐｄ或いは−Ｎ＋からなる導体配線１６を形成し、半導
体素子と対応した電極１２に半田流れを防止するダム１
４を形成する。その後、半導体素子と同様の方法で半田
を供給し、溶融して半田バンプ１３を形成する。
ここで、本発明においては、半導体素子を実装する際に
用いる半田バンプ位置合わせマーク１５を形成しておく
。
用いる半田バンプ位置合わせマーク１５を形成しておく
。
この半田バンプ位置合わせマーク１５は、第３図（ｂ）
に示すように、例えば、中心に孔１５ａが形成される５
円玉状に形成する。この孔１５ａの存在により、中心か
らのずれ量を識別し易くなる。また、マーク１５の大き
さは半導体素子の貫通穴１０の穴径の８０％〜同し寸法
が望ましい。
に示すように、例えば、中心に孔１５ａが形成される５
円玉状に形成する。この孔１５ａの存在により、中心か
らのずれ量を識別し易くなる。また、マーク１５の大き
さは半導体素子の貫通穴１０の穴径の８０％〜同し寸法
が望ましい。
次に、上記のようにして得られた半導体素子を半導体素
子を実装する回路基板に実装する。
子を実装する回路基板に実装する。
まず、半導体素子の裏面（半田バンプが形成されていな
い面）をコレットで吸着する。そこで、吸着したまま、
回路基板の実装部面上に移送して、カメラを使い、半導
体素子の貫通穴１０を通して回路基板上の半田バンプ位
置マーク１５を認識させ、位置合わせを行う。その後、
半導体素子の半田バンプ８を回路基板の半田バンプ１３
に突き合わせ、加熱すると、予め、回路基板に塗布した
フランクス作用により互いの半田が溶融し結合する。こ
の後、セルフアライメント作用により、多少の位置ずれ
は修正される。加熱を半田の溶融点以下にすることによ
り、第１図に示すように、半田１７が凝固して半導体素
子のフリンプチンプ実装が完了する。
い面）をコレットで吸着する。そこで、吸着したまま、
回路基板の実装部面上に移送して、カメラを使い、半導
体素子の貫通穴１０を通して回路基板上の半田バンプ位
置マーク１５を認識させ、位置合わせを行う。その後、
半導体素子の半田バンプ８を回路基板の半田バンプ１３
に突き合わせ、加熱すると、予め、回路基板に塗布した
フランクス作用により互いの半田が溶融し結合する。こ
の後、セルフアライメント作用により、多少の位置ずれ
は修正される。加熱を半田の溶融点以下にすることによ
り、第１図に示すように、半田１７が凝固して半導体素
子のフリンプチンプ実装が完了する。
次に、第４図は本発明の他の実施例を示す半導体素子の
実装状態を示す断面図である。
実装状態を示す断面図である。
この実施例においては、この図に示すように、半導体素
子に形成される貫通穴１０と、更に、回路基板にも貫通
穴１８とを設け、半導体素子の貫通穴１０と回路基板の
貫通穴１８を合わせることにより、回路基板と半導体素
子との位置合わせを行う。
子に形成される貫通穴１０と、更に、回路基板にも貫通
穴１８とを設け、半導体素子の貫通穴１０と回路基板の
貫通穴１８を合わせることにより、回路基板と半導体素
子との位置合わせを行う。
なお、投光器と受光素子の組み合わせにより、光りをこ
れらの貫通穴を透過させてることにより、自動的に回路
基板と半導体素子との位置合わせを行うようにしてもよ
い。
れらの貫通穴を透過させてることにより、自動的に回路
基板と半導体素子との位置合わせを行うようにしてもよ
い。
ここで、回路基板に貫通穴を設ける場合には、例えば、
形成されたマーク１５（第３図参照）の位置をドリルに
より、１００ μｍφの貫通穴１８を形成する。
形成されたマーク１５（第３図参照）の位置をドリルに
より、１００ μｍφの貫通穴１８を形成する。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１）半導体素子の貫通穴を通して、回路基板の位置出
しマークを見るようにしたので、認識面が一方向ですむ
ため、カメラが一つでよく、位置合わせのための装置が
簡単になる。
しマークを見るようにしたので、認識面が一方向ですむ
ため、カメラが一つでよく、位置合わせのための装置が
簡単になる。
（２）一つのカメラで、半導体素子の貫通穴と回路基板
の位置出しマークを見ているため、従来のようにモニタ
ＴＶで別々のカメラで見た後、双方のマーク位置の処理
を行わせる必要がないので、位置合わせが容易である。
の位置出しマークを見ているため、従来のようにモニタ
ＴＶで別々のカメラで見た後、双方のマーク位置の処理
を行わせる必要がないので、位置合わせが容易である。
（３）半導体素子の貫通穴を通して、配線基板の位置出
しマークを見ることができるため、手作業でも簡単に半
導体素子のフリップチップの実装を行うことができる。
しマークを見ることができるため、手作業でも簡単に半
導体素子のフリップチップの実装を行うことができる。
（４）半導体素子と回路基板の両方に貫通穴を形成して
、位置合わせを行う場合は、視覚的な検出のみならず、
光学検知手段により容易に自動化を図ることができる。
、位置合わせを行う場合は、視覚的な検出のみならず、
光学検知手段により容易に自動化を図ることができる。
第１図は本発明の実施例を示す半導体素子の実装状態断
面図、第２図は本発明の半導体素子の製造工程断面図、
第３図は本発明の回路基板の構成図、第４図は本発明の
他の実施例を示す半導体素子の実装状態断面図、第５図
は従来の半導体素子の実装工程断面図である。 １・・・Ｓｉウェハ、２・・・熱酸化５ｉ０２膜、３・
・・ｐｎ接合、４・・・ＡＮ電極、５・・・５ｉＯｚパ
ツシベーシヨン膜、６１ −Ｃｒ−Ｃｕ膜、７−Ａｕ膜、８．１３−・・半田バン
プ、９゜１５・・・半田バンプ位置合わせ用マーク、ｉ
ｏ、 ｉｓ・・・貫通穴、１１・・・Ａ １ ｔ（ｈ基
板、１２・・・電極、１４・・・ダム、１６・・・導体
配線、１７・・・半田。
面図、第２図は本発明の半導体素子の製造工程断面図、
第３図は本発明の回路基板の構成図、第４図は本発明の
他の実施例を示す半導体素子の実装状態断面図、第５図
は従来の半導体素子の実装工程断面図である。 １・・・Ｓｉウェハ、２・・・熱酸化５ｉ０２膜、３・
・・ｐｎ接合、４・・・ＡＮ電極、５・・・５ｉＯｚパ
ツシベーシヨン膜、６１ −Ｃｒ−Ｃｕ膜、７−Ａｕ膜、８．１３−・・半田バン
プ、９゜１５・・・半田バンプ位置合わせ用マーク、ｉ
ｏ、 ｉｓ・・・貫通穴、１１・・・Ａ １ ｔ（ｈ基
板、１２・・・電極、１４・・・ダム、１６・・・導体
配線、１７・・・半田。
Claims (2)
- （１）回路基板へ半導体素子をフリップチップ実装する
半導体素子の実装方法において、 （ａ）前記半導体素子に貫通穴を形成し、 （ｂ）前記回路基板にマークを形成し、 （ｃ）前記半導体素子の貫通穴を通して前記回路基板の
マークを見ながら前記回路基板と前記半導体素子との位
置合わせを行うことを特徴とする半導体素子の実装方法
。 - （２）回路基板へ半導体素子をフリップチップ実装する
半導体素子の実装方法において、 （ａ）前記半導体素子に貫通穴を形成し、 （ｂ）前記回路基板にも貫通穴を形成し、 （ｃ）前記半導体素子の貫通穴と前記回路基板の貫通穴
を合わせることにより前記回路基板と前記半導体素子と
の位置合わせを行うことを特徴とする半導体素子の実装
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028278A JPH03233949A (ja) | 1990-02-09 | 1990-02-09 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2028278A JPH03233949A (ja) | 1990-02-09 | 1990-02-09 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03233949A true JPH03233949A (ja) | 1991-10-17 |
Family
ID=12244127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2028278A Pending JPH03233949A (ja) | 1990-02-09 | 1990-02-09 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03233949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172111A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | マルチチップモジュールの実装構造 |
-
1990
- 1990-02-09 JP JP2028278A patent/JPH03233949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172111A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | マルチチップモジュールの実装構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4928945B2 (ja) | バンプ−オン−リードフリップチップ相互接続 | |
| US5249733A (en) | Solder self-alignment methods | |
| US5393696A (en) | Method for forming multilayer indium bump contacts | |
| JPH06120225A (ja) | 光モジュールの製造方法 | |
| US20130153645A1 (en) | Process for Hybrid Integration of Focal Plane Arrays | |
| JP4429564B2 (ja) | 光部品及び電気部品の実装構造及びその方法 | |
| JPH02155242A (ja) | 半田を除去するための方法及び装置 | |
| JPS6273639A (ja) | 半導体チツプの装着方法 | |
| JPH03233949A (ja) | 半導体素子の実装方法 | |
| JP2820526B2 (ja) | フリップチップボンディングの位置合わせ方法及び装置 | |
| JPH0414834A (ja) | はんだバンプの製造方法 | |
| JP2002033545A (ja) | 光モジュールおよび光素子 | |
| JPH03141308A (ja) | 受光モジュールおよびその製造方法 | |
| JPH0348435A (ja) | フリップチップ素子の実装構造 | |
| US6168971B1 (en) | Method of assembling thin film jumper connectors to a substrate | |
| KR100514418B1 (ko) | 필름캐리어용도체패턴전사방법과이방법에사용되는마스크및필름캐리어 | |
| JP3116888B2 (ja) | ハンダボール・キャリアテープ及びその製作方法 | |
| JP3209250B2 (ja) | 光電子集積回路実装装置 | |
| JPH06188458A (ja) | 光素子モジュール | |
| JP3284048B2 (ja) | 半導体装置およびその製造方法 | |
| JPH04199525A (ja) | フリップチップボンダー装置及び該装置の位置合わせ方法 | |
| JPS6356922A (ja) | Ｉｃチツプの基板への取付け方法 | |
| JPH10341040A (ja) | 光半導体モジュール及びその製造方法 | |
| JPH08330360A (ja) | 半導体装置及びその製造方法 | |
| JPH04102339A (ja) | 半導体素子及びその実装方法 |