JPH08172111A - マルチチップモジュールの実装構造 - Google Patents
マルチチップモジュールの実装構造Info
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Landscapes
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
(57)【要約】
【目的】 マルチチップモジュールをメインボードへ実
装する際の位置ズレを半田付け等による接続を行う前の
比較的修正が可能な搭載工程で検出する。 【構成】 マルチチップモジュール基板1上で半導体チ
ップ2が実装されずかつパターン配線が無い位置に2箇
所以上の貫通穴5を設ける。また、マルチチップモジュ
ール基板1が実装されるメインボード8上には、貫通穴
5と同一中心座標位置に、貫通穴5よりも面積の小さい
相似形状のターゲットマーク9を、メインボード8のマ
ルチチップモジュール実装用パッド10と同一工程で形
成する。
装する際の位置ズレを半田付け等による接続を行う前の
比較的修正が可能な搭載工程で検出する。 【構成】 マルチチップモジュール基板1上で半導体チ
ップ2が実装されずかつパターン配線が無い位置に2箇
所以上の貫通穴5を設ける。また、マルチチップモジュ
ール基板1が実装されるメインボード8上には、貫通穴
5と同一中心座標位置に、貫通穴5よりも面積の小さい
相似形状のターゲットマーク9を、メインボード8のマ
ルチチップモジュール実装用パッド10と同一工程で形
成する。
Description
【0001】
【産業上の利用分野】本発明は、マルチチップモジュー
ルの実装構造に関する。
ルの実装構造に関する。
【0002】
【従来の技術】従来のマルチチップモジュールの実装構
造例を図5に示す。マルチチップモジュール基板1上に
半導体チップ2をフェースダウンでバンプ3を介してフ
リップチップ法、またはフェースアップでワイヤーボン
ディング法等により1個ないし複数個搭載した後、半導
体チップ2の保護のために封止樹脂4により全体を封止
するが、そのままの状態で封止樹脂4を塗布すると、外
周に広く樹脂が流れ出してしまうために枠11を設けて
いる。マルチチップモジュール基板1は半導体チップ2
の搭載面から裏面に至る配線層と外部接続用パッド6を
設けてある。この外部接続用パッド6上に半田のボール
バンプ7を形成し、メインボード8に搭載する。その
後、メインボード8に搭載されている他の電子部品と一
括でリフロー加熱することによりマルチチップモジュー
ルをメインボード8に接続する。この様なマルチチップ
モジュールは「CREATE ENGINEERRIN
G REPORTS 第17回CREATE−Show
セミナー予稿集 ボールグリッドアレイ(BGA)の
パッケージングと実装技術」1頁〜7頁に記載されてい
る。
造例を図5に示す。マルチチップモジュール基板1上に
半導体チップ2をフェースダウンでバンプ3を介してフ
リップチップ法、またはフェースアップでワイヤーボン
ディング法等により1個ないし複数個搭載した後、半導
体チップ2の保護のために封止樹脂4により全体を封止
するが、そのままの状態で封止樹脂4を塗布すると、外
周に広く樹脂が流れ出してしまうために枠11を設けて
いる。マルチチップモジュール基板1は半導体チップ2
の搭載面から裏面に至る配線層と外部接続用パッド6を
設けてある。この外部接続用パッド6上に半田のボール
バンプ7を形成し、メインボード8に搭載する。その
後、メインボード8に搭載されている他の電子部品と一
括でリフロー加熱することによりマルチチップモジュー
ルをメインボード8に接続する。この様なマルチチップ
モジュールは「CREATE ENGINEERRIN
G REPORTS 第17回CREATE−Show
セミナー予稿集 ボールグリッドアレイ(BGA)の
パッケージングと実装技術」1頁〜7頁に記載されてい
る。
【0003】上述した従来のマルチチップモジュールは
外部接続用パッドを全てマルチチップモジュール基板の
裏面に配置し、さらにメインボードへは、半田ボールバ
ンプを介した面実装の形態を取っている。これは、メイ
ンボード上におけるマルチチップモジュールの実装スペ
ースの縮小出来ること、またマルチチップモジュールが
実装されるメインボードの裏面側他部品を実装出来るこ
とから、全体の実装効率の向上に寄与している。
外部接続用パッドを全てマルチチップモジュール基板の
裏面に配置し、さらにメインボードへは、半田ボールバ
ンプを介した面実装の形態を取っている。これは、メイ
ンボード上におけるマルチチップモジュールの実装スペ
ースの縮小出来ること、またマルチチップモジュールが
実装されるメインボードの裏面側他部品を実装出来るこ
とから、全体の実装効率の向上に寄与している。
【0004】
【発明が解決しようとする課題】上述したマルチチップ
モジュールの実装構造では、マルチチップモジュールを
メインボードに実装した時に、接続箇所がマルチチップ
モジュール基板の下に隠れてしまい、マルチチップモジ
ュール上面からまたはメインボード裏面から見えない。
このためマルチチップモジュールの搭載工程においてメ
インボード上の正規の搭載パッドに位置ズレなく搭載さ
れているかどうかの検査は、搭載後半田付け等による接
続を行った後で、電気的導通検査,機能検査により、搭
載時の位置ズレ不良に起因するオープン/ショート不良
の検出を行っていた。この場合上述した様に、マルチチ
ップモジュールとメインボードの接続箇所がマルチチッ
プモジュール基板の下に隠れているため、不良箇所の修
正に多大な工数がかかるという問題点があった。
モジュールの実装構造では、マルチチップモジュールを
メインボードに実装した時に、接続箇所がマルチチップ
モジュール基板の下に隠れてしまい、マルチチップモジ
ュール上面からまたはメインボード裏面から見えない。
このためマルチチップモジュールの搭載工程においてメ
インボード上の正規の搭載パッドに位置ズレなく搭載さ
れているかどうかの検査は、搭載後半田付け等による接
続を行った後で、電気的導通検査,機能検査により、搭
載時の位置ズレ不良に起因するオープン/ショート不良
の検出を行っていた。この場合上述した様に、マルチチ
ップモジュールとメインボードの接続箇所がマルチチッ
プモジュール基板の下に隠れているため、不良箇所の修
正に多大な工数がかかるという問題点があった。
【0005】本発明の目的はマルチチップモジュールを
メインボードへ実装する際の位置ズレを半田付け等によ
る接続を行う前の比較的修正が可能な搭載工程で検出す
ることを可能にし、マルチチップモジュールのメインボ
ードへの実装品質の向上、及び接続不良の修正工数の低
減を図ることである。
メインボードへ実装する際の位置ズレを半田付け等によ
る接続を行う前の比較的修正が可能な搭載工程で検出す
ることを可能にし、マルチチップモジュールのメインボ
ードへの実装品質の向上、及び接続不良の修正工数の低
減を図ることである。
【0006】
【課題を解決するための手段】本発明のマルチチップモ
ジュールの実装構造は、半導体チップが実装され、メイ
ンボードとの接続外部端子が全て裏面に配置され、かつ
メインボードに面実装されるマルチチップモジュール基
板上で、半導体チップが実装されず、かつ表裏層並びに
内層にパターン配線やビアホール等が配置されていない
領域に最低2つ以上の貫通穴を有する前記マルチチップ
モジュール基板と、前記マルチチップモジュール基板
が、前記接続外部端子を介して接続される、メインボー
ド上で、前記貫通穴と同一中心座標位置に前記貫通穴面
積よりも小さく、かつ基板製造工程における位置精度,
寸法精度,加工精度,膨張・収縮及び前記マルチチップ
モジュールの前記メインボードへの実装時の位置ズレ
量、例えばメインボードのマルチチップモジュール実装
パッドに対しパッド幅の1/2以内が接続信頼性を保証
出来る場合にはその寸法を加算した大きさで、かつメイ
ンボード上のマルチチップモジュール実装パッドと同一
工程にて形成された、前記貫通穴と同数のターゲットマ
ークを有するメインボードとから構成される。
ジュールの実装構造は、半導体チップが実装され、メイ
ンボードとの接続外部端子が全て裏面に配置され、かつ
メインボードに面実装されるマルチチップモジュール基
板上で、半導体チップが実装されず、かつ表裏層並びに
内層にパターン配線やビアホール等が配置されていない
領域に最低2つ以上の貫通穴を有する前記マルチチップ
モジュール基板と、前記マルチチップモジュール基板
が、前記接続外部端子を介して接続される、メインボー
ド上で、前記貫通穴と同一中心座標位置に前記貫通穴面
積よりも小さく、かつ基板製造工程における位置精度,
寸法精度,加工精度,膨張・収縮及び前記マルチチップ
モジュールの前記メインボードへの実装時の位置ズレ
量、例えばメインボードのマルチチップモジュール実装
パッドに対しパッド幅の1/2以内が接続信頼性を保証
出来る場合にはその寸法を加算した大きさで、かつメイ
ンボード上のマルチチップモジュール実装パッドと同一
工程にて形成された、前記貫通穴と同数のターゲットマ
ークを有するメインボードとから構成される。
【0007】
【実施例】次に本発明について図面を参照して詳細に説
明する。
明する。
【0008】図1(a),(b)は本発明の第1の実施
例のマルチチップモジュール実装構造の断面図及び平面
図である。マルチチップモジュール基板1上に半導体チ
ップ2をフェースダウンでバンプ3を介してフリップチ
ップ法、又はフェースアップでワイヤーボンディング法
等により1個ないし複数個搭載した後、半導体チップ2
の保護のために封止樹脂4により封止してある。マルチ
チップモジュール基板1の半導体チップ2が実装され
ず、かつ表裏層並びに内層にパターン配線やビアホール
等が配置されていない領域には円形の貫通穴5が4個、
それぞれマルチチップモジュール基板1の4隅にあたる
箇所に1個ずつ配置されている。マルチチップモジュー
ル基板1は半導体チップ2の搭載面から裏面に至る配線
層と外部接続用パッド6を設けてある。この外部接続用
パッド6上に半田のボールバンプ7を形成し、メインボ
ード8に搭載する。
例のマルチチップモジュール実装構造の断面図及び平面
図である。マルチチップモジュール基板1上に半導体チ
ップ2をフェースダウンでバンプ3を介してフリップチ
ップ法、又はフェースアップでワイヤーボンディング法
等により1個ないし複数個搭載した後、半導体チップ2
の保護のために封止樹脂4により封止してある。マルチ
チップモジュール基板1の半導体チップ2が実装され
ず、かつ表裏層並びに内層にパターン配線やビアホール
等が配置されていない領域には円形の貫通穴5が4個、
それぞれマルチチップモジュール基板1の4隅にあたる
箇所に1個ずつ配置されている。マルチチップモジュー
ル基板1は半導体チップ2の搭載面から裏面に至る配線
層と外部接続用パッド6を設けてある。この外部接続用
パッド6上に半田のボールバンプ7を形成し、メインボ
ード8に搭載する。
【0009】メインボード8上にはマルチチップモジュ
ール基板1の貫通穴5と同一中心座標位置に、貫通穴5
と相似形状のターゲットマーク9をメインボード8上の
マルチチップモジュール実装用パッド10と同一製造工
程で、形成してある。このターゲットマーク9の大きさ
は貫通穴5の大きさよりも小さく、かつ基板製造工程に
おける位置精度,寸法精度,加工精度,膨張・収縮及び
マルチチップモジュール基板1のメインボード8への実
装時の位置ズレ許容値を考慮して決定されている。ま
た、ターゲットマーク9はメインボード8上のマルチチ
ップモジュール実装用パッド10と同一製造工程で形成
することにより、両者の相対位置精度がより向上してい
る。
ール基板1の貫通穴5と同一中心座標位置に、貫通穴5
と相似形状のターゲットマーク9をメインボード8上の
マルチチップモジュール実装用パッド10と同一製造工
程で、形成してある。このターゲットマーク9の大きさ
は貫通穴5の大きさよりも小さく、かつ基板製造工程に
おける位置精度,寸法精度,加工精度,膨張・収縮及び
マルチチップモジュール基板1のメインボード8への実
装時の位置ズレ許容値を考慮して決定されている。ま
た、ターゲットマーク9はメインボード8上のマルチチ
ップモジュール実装用パッド10と同一製造工程で形成
することにより、両者の相対位置精度がより向上してい
る。
【0010】図2(a),(b)は本実施例におけるマ
ルチチップモジュール基板1をメインボード8に搭載し
た場合の、マルチチップモジュール基板1上の貫通穴5
とメインボード8上のターゲットマーク9の位置関係を
示した部分平面拡大図である。図1(a),(b)に示
したメインボード8への搭載時にマルチチップモジュー
ル基板1の外部接続用パッド6上の半田ボールバンプ7
がメインボード8上のマルチチップモジュール実装用パ
ッド10に位置ズレ許容範囲内で搭載されている場合、
図2(a)に示す様にマルチチップモジュール基板1の
上面より、個々の貫通穴5を通して、メインボード8上
の個々のターゲットマーク9を欠けることなく、全形状
を見通すことが出来る。
ルチチップモジュール基板1をメインボード8に搭載し
た場合の、マルチチップモジュール基板1上の貫通穴5
とメインボード8上のターゲットマーク9の位置関係を
示した部分平面拡大図である。図1(a),(b)に示
したメインボード8への搭載時にマルチチップモジュー
ル基板1の外部接続用パッド6上の半田ボールバンプ7
がメインボード8上のマルチチップモジュール実装用パ
ッド10に位置ズレ許容範囲内で搭載されている場合、
図2(a)に示す様にマルチチップモジュール基板1の
上面より、個々の貫通穴5を通して、メインボード8上
の個々のターゲットマーク9を欠けることなく、全形状
を見通すことが出来る。
【0011】また、同様に図1(a),(b)に示した
マルチチップモジュール基板1の外部接続用パッド6上
の半田ボールバンプ7がメインボード8上のマルチチッ
プモジュール実装用パッド10に位置ズレ許容範囲を越
えて搭載されている場合には、図2(b)に示す様に、
位置ズレ量,方向に応じて、貫通穴5からターゲットマ
ーク9の全形状を見通すことは出来ない。
マルチチップモジュール基板1の外部接続用パッド6上
の半田ボールバンプ7がメインボード8上のマルチチッ
プモジュール実装用パッド10に位置ズレ許容範囲を越
えて搭載されている場合には、図2(b)に示す様に、
位置ズレ量,方向に応じて、貫通穴5からターゲットマ
ーク9の全形状を見通すことは出来ない。
【0012】図3は本発明の第2の実施例の平面図であ
る。第1の実施例におけるマルチチップモジュール基板
1上の貫通穴5及びメインボード8上のターゲットマー
ク9の形状を角度90°のL字形状とし、マルチチップ
モジュール基板1の4隅にあたる箇所に各1個ずつ配置
している。作用は実施例1とほぼ同等であるが、特にマ
ルチチップモジュール基板1のメインボード8に対する
実装方向、即ちθ回転方向のズレの検出に効果が大き
い。
る。第1の実施例におけるマルチチップモジュール基板
1上の貫通穴5及びメインボード8上のターゲットマー
ク9の形状を角度90°のL字形状とし、マルチチップ
モジュール基板1の4隅にあたる箇所に各1個ずつ配置
している。作用は実施例1とほぼ同等であるが、特にマ
ルチチップモジュール基板1のメインボード8に対する
実装方向、即ちθ回転方向のズレの検出に効果が大き
い。
【0013】図4(a),(b)は本実施例におけるマ
ルチチップモジュール基板1をメインボード8に搭載し
た場合の、マルチチップモジュール基板1上の貫通穴5
とメインボード8上のターゲットマーク9の位置関係を
示した部分平面拡大図である。図1(a),(b)に示
したメインボード8への搭載時にマルチチップモジュー
ル基板1の外部接続用パッド6上の半田のボールバンプ
7がメインボード8上のマルチチップモジュール実装用
パッド10にX方向またはY方向の搭載位置ズレが、許
容範囲内で、かつθ回転方向のズレ無く搭載されている
場合、図4(a)に示す様にマルチチップモジュール基
板1の上面より、個々の貫通穴5を通して、メインボー
ド8上の個々のターゲットマーク9を欠けることなく、
全形状を見通すことが出来、この時マルチチップモジュ
ール基板1上のL字形状の貫通穴5及びメインボード8
上のL字形状のターゲットマーク9のそれぞれの辺は平
行になる。
ルチチップモジュール基板1をメインボード8に搭載し
た場合の、マルチチップモジュール基板1上の貫通穴5
とメインボード8上のターゲットマーク9の位置関係を
示した部分平面拡大図である。図1(a),(b)に示
したメインボード8への搭載時にマルチチップモジュー
ル基板1の外部接続用パッド6上の半田のボールバンプ
7がメインボード8上のマルチチップモジュール実装用
パッド10にX方向またはY方向の搭載位置ズレが、許
容範囲内で、かつθ回転方向のズレ無く搭載されている
場合、図4(a)に示す様にマルチチップモジュール基
板1の上面より、個々の貫通穴5を通して、メインボー
ド8上の個々のターゲットマーク9を欠けることなく、
全形状を見通すことが出来、この時マルチチップモジュ
ール基板1上のL字形状の貫通穴5及びメインボード8
上のL字形状のターゲットマーク9のそれぞれの辺は平
行になる。
【0014】また、同様に図1(a),(b)に示した
マルチチップモジュール基板1の外部接続用パッド6上
の半田ボールバンプ7がメインボード8上のマルチチッ
プモジュール実装用パッド10に位置ズレ許容範囲を越
え、かつθ回転方向のズレを含んで搭載されている場合
には、図4(b)に示す様に、位置ズレ量,方向に応じ
て、貫通穴5からターゲットマーク9の全形状を見通す
ことが出来ず、またマルチチップモジュール基板1上の
L字形状の貫通穴5及びメインボード8上のL字形状の
ターゲットマーク9のそれぞれの辺は平行にならない。
マルチチップモジュール基板1の外部接続用パッド6上
の半田ボールバンプ7がメインボード8上のマルチチッ
プモジュール実装用パッド10に位置ズレ許容範囲を越
え、かつθ回転方向のズレを含んで搭載されている場合
には、図4(b)に示す様に、位置ズレ量,方向に応じ
て、貫通穴5からターゲットマーク9の全形状を見通す
ことが出来ず、またマルチチップモジュール基板1上の
L字形状の貫通穴5及びメインボード8上のL字形状の
ターゲットマーク9のそれぞれの辺は平行にならない。
【0015】
【発明の効果】以上説明した様に本発明は、マルチチッ
プモジュールの搭載時にマルチチップモジュール基板に
設けた貫通穴とメインボードに設けたターゲットマーク
の位置関係を検査するすることにより、従来のマルチチ
ップモジュールの実装構造では、接続箇所がマルチチッ
プモジュール基板の下に隠れてしまい、マルチチップモ
ジュール上面からはメインボード裏面から見えないため
に行えなかった搭載位置ズレの検査を、半田付け等によ
る本接続後の電気検査によらず容易に行うことができ
る。上述した検査により、搭載位置ズレが検出された場
合でも、本接続が行われていないためその修正は容易で
あり、修正工数の低減に寄与出来る。搭載工程で位置ズ
レ不良を取り除き、フィードバックをかけることによ
り、全体的な実装品質向上も期待できる。
プモジュールの搭載時にマルチチップモジュール基板に
設けた貫通穴とメインボードに設けたターゲットマーク
の位置関係を検査するすることにより、従来のマルチチ
ップモジュールの実装構造では、接続箇所がマルチチッ
プモジュール基板の下に隠れてしまい、マルチチップモ
ジュール上面からはメインボード裏面から見えないため
に行えなかった搭載位置ズレの検査を、半田付け等によ
る本接続後の電気検査によらず容易に行うことができ
る。上述した検査により、搭載位置ズレが検出された場
合でも、本接続が行われていないためその修正は容易で
あり、修正工数の低減に寄与出来る。搭載工程で位置ズ
レ不良を取り除き、フィードバックをかけることによ
り、全体的な実装品質向上も期待できる。
【0016】上述した位置ズレ検査は通常人による目視
検査で行えるが、マルチチップモジュールのメインボー
ドへの搭載工程と本接続工程の間に光学系の単純な認識
装置を付加する事により、自動化することも容易であ
る。さらに、通常はマルチチップモジュールのメインボ
ードへの搭載は自動機にて行われるが、トラブル等の発
生により、自動機が使用出来ない場合にも、作業者が上
から見て、マルチチップモジュールの貫通穴を通してメ
インボード上のターゲットマークを見通して、位置合わ
せを行って搭載することにより、精度の良い人手作業が
可能になる。
検査で行えるが、マルチチップモジュールのメインボー
ドへの搭載工程と本接続工程の間に光学系の単純な認識
装置を付加する事により、自動化することも容易であ
る。さらに、通常はマルチチップモジュールのメインボ
ードへの搭載は自動機にて行われるが、トラブル等の発
生により、自動機が使用出来ない場合にも、作業者が上
から見て、マルチチップモジュールの貫通穴を通してメ
インボード上のターゲットマークを見通して、位置合わ
せを行って搭載することにより、精度の良い人手作業が
可能になる。
【図1】(a),(b)は本発明は第1の実施例の断面
図および平面図である。
図および平面図である。
【図2】(a),(b)は第1の実施例の拡大平面図で
ある。
ある。
【図3】本発明の第2の実施例の平面図である。
【図4】(a),(b)は第2の実施例の拡大平面図で
ある。
ある。
【図5】従来の一例を示す断面図である。
1 マルチチップモジュール基板 2 半導体チップ 3 バンプ 4 封止樹脂 5 貫通穴 6 外部接続用パッド 7 ボールバンプ 8 メインボード 9 ターゲットマーク 10 マルチチップモジュール実装用パッド 11 枠
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 25/04 25/18
Claims (3)
- 【請求項1】 半導体チップが実装され、メインボード
との接続外部端子が全て裏面に配置され、かつメインボ
ードに面実装されるマルチチップモジュール基板上で、
半導体チップが実装されず、かつ表裏層並びに内層にパ
ターン配線やビアホール等が配置されていない領域に最
低2つ以上の貫通穴を有するマルチチップモジュール基
板と、前記マルチチップモジュール基板が、前記接続外
部端子を介して接続される、メインボードで、前記貫通
穴と同一中心座標位置に前記貫通穴と相似形状のターゲ
ットマークを有する前記メインボードとから構成される
ことを特徴とするマルチチップモジュールの実装構造。 - 【請求項2】 前記メインボード上のターゲットマーク
の面積が前記マルチチップモジュール基板の貫通穴面積
よりも小さく、かつ基板製造工程における位置精度,寸
法精度,加工精度,膨張・収縮及び前記マルチチップモ
ジュールの前記メインボードへの実装時の位置ズレ量、
例えばメインボードのマルチチップモジュール実装パッ
ドに対してズレ量がパッド幅の1/2以内が接続信頼性
を保証出来る場合にはその寸法を加算した大きさである
請求項1記載のマルチチップモジュールの実装構造。 - 【請求項3】 前記メインボード上のターゲットマーク
が、メインボード上のマルチチッピュモジュール実装パ
ッドと同一工程にて形成される請求項1記載のマルチチ
ップモジュールの実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31715894A JP2692620B2 (ja) | 1994-12-20 | 1994-12-20 | マルチチップモジュールの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31715894A JP2692620B2 (ja) | 1994-12-20 | 1994-12-20 | マルチチップモジュールの実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08172111A true JPH08172111A (ja) | 1996-07-02 |
JP2692620B2 JP2692620B2 (ja) | 1997-12-17 |
Family
ID=18085104
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31715894A Expired - Lifetime JP2692620B2 (ja) | 1994-12-20 | 1994-12-20 | マルチチップモジュールの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2692620B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998033217A1 (en) * | 1997-01-24 | 1998-07-30 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing thereof |
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JP2004038203A (ja) * | 1997-07-30 | 2004-02-05 | Seiko Epson Corp | 回路基板ユニットの製造方法及び液晶装置の製造方法 |
US6775149B1 (en) | 1999-06-02 | 2004-08-10 | Seiko Epson Corporation | Multichip mounted structure, electro-optical apparatus, and electronic apparatus |
JP2007250868A (ja) * | 2006-03-16 | 2007-09-27 | Fujitsu Ltd | 半導体装置の製造方法および半導体装置 |
JP2017162543A (ja) * | 2017-06-08 | 2017-09-14 | 大日本印刷株式会社 | サスペンション用基板、サスペンション、ヘッド付サスペンションおよびハードディスクドライブ |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198740A (ja) * | 1984-03-23 | 1985-10-08 | Hitachi Ltd | 半導体装置 |
JPH03233949A (ja) * | 1990-02-09 | 1991-10-17 | Oki Electric Ind Co Ltd | 半導体素子の実装方法 |
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-
1994
- 1994-12-20 JP JP31715894A patent/JP2692620B2/ja not_active Expired - Lifetime
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US6858947B2 (en) | 2001-06-11 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Semiconductor device |
US7247522B2 (en) | 2001-06-11 | 2007-07-24 | Oki Electric Industry Co., Ltd | Semiconductor device |
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Also Published As
Publication number | Publication date |
---|---|
JP2692620B2 (ja) | 1997-12-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970805 |