JPS60198740A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60198740A JPS60198740A JP5420584A JP5420584A JPS60198740A JP S60198740 A JPS60198740 A JP S60198740A JP 5420584 A JP5420584 A JP 5420584A JP 5420584 A JP5420584 A JP 5420584A JP S60198740 A JPS60198740 A JP S60198740A
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- JP
- Japan
- Prior art keywords
- chip
- semiconductor chip
- substrate
- semiconductor
- holes
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、突起電極又はバンプ電極を利用したフリップ
チップ方式のフェイスダウンボンディング（以下、単に
フリップデツプ方式のボンディングという）構造の半導
体装置に係り、特にフェイスダウンボンディング時の前
記電極の位置合わせに適用して有効な技術に関するもの
である。
チップ方式のフェイスダウンボンディング（以下、単に
フリップデツプ方式のボンディングという）構造の半導
体装置に係り、特にフェイスダウンボンディング時の前
記電極の位置合わせに適用して有効な技術に関するもの
である。
フリップチップ方式のボンディング構造の半導体装置の
フェイスダウンボンディングは、第１図に示すように、
半導体チップ１の裏面と半導体チップ１を実装するため
の基板２との間に回転、移動可能なハーフミラ−３を配
置し、半導体チップ１の裏面に設けられた半田バンプ電
極４と基板２の表面に設けられた半田バンプ５との位置
合わせした後行うか、あるいは、第２図に示すよ゛うに
、半導体チップ１を載置した治具６を回転移動させて基
板２の表面に設けられた半田バンプ５と半導体チップｌ
の裏面に設けられたバンプ電極４とを合致するようにす
ることが考えられる。
フェイスダウンボンディングは、第１図に示すように、
半導体チップ１の裏面と半導体チップ１を実装するため
の基板２との間に回転、移動可能なハーフミラ−３を配
置し、半導体チップ１の裏面に設けられた半田バンプ電
極４と基板２の表面に設けられた半田バンプ５との位置
合わせした後行うか、あるいは、第２図に示すよ゛うに
、半導体チップ１を載置した治具６を回転移動させて基
板２の表面に設けられた半田バンプ５と半導体チップｌ
の裏面に設けられたバンプ電極４とを合致するようにす
ることが考えられる。
しかじなガら、本発明者の検討によれば、第１図に示す
方法では、ハーフミラ−３を回転、移動させる必要があ
り、半導体チップ１と基板２との間隔を十分にとる必要
がある。そのために位置合わせの精度を向上させること
ができない。また、位置合わせに時間がかかる欠点があ
る。
方法では、ハーフミラ−３を回転、移動させる必要があ
り、半導体チップ１と基板２との間隔を十分にとる必要
がある。そのために位置合わせの精度を向上させること
ができない。また、位置合わせに時間がかかる欠点があ
る。
また、第２図に示す方法では、半導体チップｌを載置し
て回転する治具６を必要とするｌＩＩ題点がある。
て回転する治具６を必要とするｌＩＩ題点がある。
本発明の目的は、フリップチップ方式のボンディング時
のバンプ電極とバンプの位置合わせ精度を向上させると
共に該位置合わせ時間を短縮できる技術手段を提供する
ことにある。
のバンプ電極とバンプの位置合わせ精度を向上させると
共に該位置合わせ時間を短縮できる技術手段を提供する
ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、フリップチップ方式のボンディング構造の半
導体装置における半導体チップに、該半導体チップに設
けられた突起電極又はバンプ電極と基板上に設けられた
バンプとの位置合わせ穴を設け、該位置合わせ穴により
半導体チップと基板の位置合わせ精度を向上し、かつ、
ウェハ上の半導体チップ切断時から自動ボンディングす
る工程で簡単なパターン認識により半導体チップの位置
（向き）を見い出すことができるようにしたものである
。
導体装置における半導体チップに、該半導体チップに設
けられた突起電極又はバンプ電極と基板上に設けられた
バンプとの位置合わせ穴を設け、該位置合わせ穴により
半導体チップと基板の位置合わせ精度を向上し、かつ、
ウェハ上の半導体チップ切断時から自動ボンディングす
る工程で簡単なパターン認識により半導体チップの位置
（向き）を見い出すことができるようにしたものである
。
以下、本発明の構成について、実施例とともに説明する
。
。
第３図乃至第５図は、本発明の一実施例の構成を説明す
るための図であり、第３図は、シリコンウェハの平面図
、第４図は、第３図の０印Ａで囲んだ部分の拡大図、第
５図は、第４図のＸ−Ｘ切断線における断面図であ゛る
。
るための図であり、第３図は、シリコンウェハの平面図
、第４図は、第３図の０印Ａで囲んだ部分の拡大図、第
５図は、第４図のＸ−Ｘ切断線における断面図であ゛る
。
第３図乃至第５図において、１０はシリコンウェハ、１
１は１個の半導体チップ、１２は半導体チップ１１の裏
面に設けられた半田バンプ電極、１３は半導体チップｌ
ｌのフェイスダウンボンディング時の位置合わせ穴であ
り、半導体チップ１１の所定位置に設けられている。こ
の位置合わせ穴１３の数は３個以上が好ましい。１４は
半導体チップを実装するための基板（又はパッケージの
ベース）、１５は基板１４の表面に設けられた半田バン
プ、１６は位置合わせガイド標識、１７は切断しやすく
するためのスクライブ、１８は光である。
１は１個の半導体チップ、１２は半導体チップ１１の裏
面に設けられた半田バンプ電極、１３は半導体チップｌ
ｌのフェイスダウンボンディング時の位置合わせ穴であ
り、半導体チップ１１の所定位置に設けられている。こ
の位置合わせ穴１３の数は３個以上が好ましい。１４は
半導体チップを実装するための基板（又はパッケージの
ベース）、１５は基板１４の表面に設けられた半田バン
プ、１６は位置合わせガイド標識、１７は切断しやすく
するためのスクライブ、１８は光である。
前記位置合わせ穴１８は、シリコンウェハ１０が完成し
、半導体チップ１１の良否判定を行った後、良品のみに
半導体チップ１１の第４図に示す位置に数値制御加工（
ＮＧ）旋盤によって設けられ、その大きさは、例えば、
直径０．１画乃至０゜３１１Ｉ１１程度である。
、半導体チップ１１の良否判定を行った後、良品のみに
半導体チップ１１の第４図に示す位置に数値制御加工（
ＮＧ）旋盤によって設けられ、その大きさは、例えば、
直径０．１画乃至０゜３１１Ｉ１１程度である。
この位置合わせ穴１３があけられた後、シリコンウェハ
ｌＯは各半導体チップ１１に切断分敲される。前記位置
合わせ穴１３を用いて半導体チップ１１のバンプ電極１
２の形成された表面からこれの裏面への透過光により半
導体チップ１１のパターン認識を行うと、第６図に示す
ような２値化パターン、例えば、黒色部Ｂと白色部Ｗの
パターンが得られる。これにより半導体チップのフェイ
スダウンボンディング時の方向ズレ量を修正できる。
ｌＯは各半導体チップ１１に切断分敲される。前記位置
合わせ穴１３を用いて半導体チップ１１のバンプ電極１
２の形成された表面からこれの裏面への透過光により半
導体チップ１１のパターン認識を行うと、第６図に示す
ような２値化パターン、例えば、黒色部Ｂと白色部Ｗの
パターンが得られる。これにより半導体チップのフェイ
スダウンボンディング時の方向ズレ量を修正できる。
また、基板１４に半導体チップ１１をフェイスダウンボ
ンディングする場合は、第５図に示すように、基板１４
に対向して保持された半導体チップ１１に光１８を照射
し、位置合わせ穴１３を透過した光１８を基板１４上に
、例えば、バンプ１５を用けるための下地電極と同時に
設けられた位置合わせガイド標識１６に合致させ、ガイ
ド標識１６からの反射光を再び位置合せ穴１３を通して
検出することによって位置合わせを行う。
ンディングする場合は、第５図に示すように、基板１４
に対向して保持された半導体チップ１１に光１８を照射
し、位置合わせ穴１３を透過した光１８を基板１４上に
、例えば、バンプ１５を用けるための下地電極と同時に
設けられた位置合わせガイド標識１６に合致させ、ガイ
ド標識１６からの反射光を再び位置合せ穴１３を通して
検出することによって位置合わせを行う。
なお、半導体チップ１１に対向する基板１４の表面上に
設けられている半田バンプ１５は、前記半導体チップ１
１の位置合わせを行うことにより。
設けられている半田バンプ１５は、前記半導体チップ１
１の位置合わせを行うことにより。
両者が合致するようにあらかじめ設計されている。
また、ガイド標識１６は基板１４と光の反射率の異なる
ものであれば何であってもよい。
ものであれば何であってもよい。
以上説明したように、本願で開示した新規な技術手段に
よれば１次のような効果を得ることができる。
よれば１次のような効果を得ることができる。
（１）半導体チップに位置合おせ穴を設けることにより
、半導体チップと基板間の間隔を非常に小さくでき、か
つ、半導体チップの位置及び方向のパターン認識ができ
るため、半導体チップに設けられた突起電極又は半田バ
ンプ電極と基板上に設けられた半田バンプの位置合わせ
の精度を向上させることができる。
、半導体チップと基板間の間隔を非常に小さくでき、か
つ、半導体チップの位置及び方向のパターン認識ができ
るため、半導体チップに設けられた突起電極又は半田バ
ンプ電極と基板上に設けられた半田バンプの位置合わせ
の精度を向上させることができる。
（２）前記（１）により、半導体チップ位置及び方向の
パターン認識ができるため、組立工程の一貫ライン等に
おける半導体チップのインデックス。
パターン認識ができるため、組立工程の一貫ライン等に
おける半導体チップのインデックス。
位置合わせ等を容易に行うことができる。
（３）基板上に位置合わせガイド標識を設けることによ
り、前記（１）の作用を容易に行うことができ、半導体
チップの位置合わせの精度をより向上させることができ
る。
り、前記（１）の作用を容易に行うことができ、半導体
チップの位置合わせの精度をより向上させることができ
る。
以上本発明を前記実施例にもとづき具体的に説明したが
、本発明は前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。例えば、位置合わせ標識は必らずしも基板
上に設ける必要はなく、制御装置のメモリ等に設けても
よいことは勿論である。
、本発明は前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。例えば、位置合わせ標識は必らずしも基板
上に設ける必要はなく、制御装置のメモリ等に設けても
よいことは勿論である。
第１図及び第２図は、フリップチップ方式のボンディン
グ構造の半導体装置のフェイスダウンボンディング時の
問題を説明するための図、第３図乃至第５図は、本発明
の一実施例の構成を説明するための図であり、第３図は
、シリコンウェハの平面図、第４図は、第３図のＯ印Ａ
で囲んだ部分の拡大図、第５図は、第４図のＸ−Ｘ切断
線における断面図、 第６図は、本実施例の半導体チップの２値化パターンを
示す図である。
グ構造の半導体装置のフェイスダウンボンディング時の
問題を説明するための図、第３図乃至第５図は、本発明
の一実施例の構成を説明するための図であり、第３図は
、シリコンウェハの平面図、第４図は、第３図のＯ印Ａ
で囲んだ部分の拡大図、第５図は、第４図のＸ−Ｘ切断
線における断面図、 第６図は、本実施例の半導体チップの２値化パターンを
示す図である。
Claims (1)
- 【特許請求の範囲】 １、突起電極又はバンプ電極を利用したフリップチップ
方式のフェイスダウンボンディング構造の半導体装置に
おいて、半導体装置の組立て時に、半導体チップにその
位置合せ穴を設けたことを特徴とする半導体装置。 ２、半導体チップに、フェイスダウンボンディングする
場合、前記突起電極又はバンプ電極の位置合わせ六を設
け、半導体チップの実装された基板に前記位置合わせ穴
と合致する位置合わせ標識を設けたことを特徴とする特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5420584A JPS60198740A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5420584A JPS60198740A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198740A true JPS60198740A (ja) | 1985-10-08 |
Family
ID=12964046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5420584A Pending JPS60198740A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198740A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172111A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | マルチチップモジュールの実装構造 |
| JP2008277380A (ja) * | 2007-04-26 | 2008-11-13 | Nikon Corp | 位置精度測定装置 |
-
1984
- 1984-03-23 JP JP5420584A patent/JPS60198740A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172111A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | マルチチップモジュールの実装構造 |
| JP2008277380A (ja) * | 2007-04-26 | 2008-11-13 | Nikon Corp | 位置精度測定装置 |
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