JPS63275155A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63275155A JPS63275155A JP62111307A JP11130787A JPS63275155A JP S63275155 A JPS63275155 A JP S63275155A JP 62111307 A JP62111307 A JP 62111307A JP 11130787 A JP11130787 A JP 11130787A JP S63275155 A JPS63275155 A JP S63275155A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体センサアレイやメモリ・セルのように
多くの半導体チップを一つの配線基板上に高密度で実装
した半導体装置の製造方法に関する。
多くの半導体チップを一つの配線基板上に高密度で実装
した半導体装置の製造方法に関する。
第２図に示すような配線基板１の上に、多数の半導体チ
ップ２を実装する場合、高密度に実装するために、図示
しない基板上の配線とチップ２とを相対的に精度よく位
置決めしたのち、導線３のボンディング等により接続す
る。
ップ２を実装する場合、高密度に実装するために、図示
しない基板上の配線とチップ２とを相対的に精度よく位
置決めしたのち、導線３のボンディング等により接続す
る。
しかし、多数のチップ２を精度よく決めて、個々のチッ
プと配線とを接続する作業は時間を必要とし、作業を容
易にしようとすると位置決めの精度が低下するため、実
装密度が低くなるという問題があった。
プと配線とを接続する作業は時間を必要とし、作業を容
易にしようとすると位置決めの精度が低下するため、実
装密度が低くなるという問題があった。
本発明の目的は、基板上へ多数の半導体チップを高密度
で実装した半導体装置を短い時間で製造する方法を提供
することにある。 −〔問題点を解決するための手
段〕 上記の目的を達成するために、本発明は、複数の半導体
チップを配線基板上に実装する際に、ウェハプロセスを
終了した半導体ウェハを配線基板上に固定したのち、半
導体ウェハを切断して各半導体チップに分割するものと
する。
で実装した半導体装置を短い時間で製造する方法を提供
することにある。 −〔問題点を解決するための手
段〕 上記の目的を達成するために、本発明は、複数の半導体
チップを配線基板上に実装する際に、ウェハプロセスを
終了した半導体ウェハを配線基板上に固定したのち、半
導体ウェハを切断して各半導体チップに分割するものと
する。
半導体ウェハに、ウェハプロセスにより半導体チップと
なるべき領域が実装されたときの相互の位置関係を保っ
て集積しておけば、ウェハの固定後の切断により生ずる
半導体チップは所定の位置関係にあり、実装位置の精度
は、ウェハにおける各チップ領域の位置の精度により決
り、高い精度が得られる。従って、高密度の実装が短い
作業時間で達せられる。
なるべき領域が実装されたときの相互の位置関係を保っ
て集積しておけば、ウェハの固定後の切断により生ずる
半導体チップは所定の位置関係にあり、実装位置の精度
は、ウェハにおける各チップ領域の位置の精度により決
り、高い精度が得られる。従って、高密度の実装が短い
作業時間で達せられる。
第１図＋Ｍ１．（ｂ）は本発明の一実施例を示し、例え
ばセラミックからなる絶縁基板１上には配線が形成され
ている。シリコンウェハ４はウェハプロセスを終了した
もので、それぞれ単一の半導体チップとして機能する領
域が多数集積されており、各領域にバンブ電極５が備え
られている。このウェハ４は、各チップ領域ごとに試験
を行い、全チップ領域の特性が良いものである。一つの
チップ領域でも不良があった場合は、そのウェハは使用
しない。ウェハ４は、第１図（ａ）に示すようにバンブ
電極５が基板ｌの配線と接触するようにして基板上に載
せるが、各バンブ電極５の位置は、ＩＣ製造技術により
高い精度に保たれており、配線の位置精度を高めること
も容易であるから、適当なマークを用いて全バンブ電極
と配線とを位置合わせすることは容易にできる。そして
バンブ電極と配線とを融着させたのち、ダイヤモンドカ
ッタ、グイシングツ−あるいはレーザビームにより第１
図（ｂ）のようにウェハを切断してチップ２に分割する
。
ばセラミックからなる絶縁基板１上には配線が形成され
ている。シリコンウェハ４はウェハプロセスを終了した
もので、それぞれ単一の半導体チップとして機能する領
域が多数集積されており、各領域にバンブ電極５が備え
られている。このウェハ４は、各チップ領域ごとに試験
を行い、全チップ領域の特性が良いものである。一つの
チップ領域でも不良があった場合は、そのウェハは使用
しない。ウェハ４は、第１図（ａ）に示すようにバンブ
電極５が基板ｌの配線と接触するようにして基板上に載
せるが、各バンブ電極５の位置は、ＩＣ製造技術により
高い精度に保たれており、配線の位置精度を高めること
も容易であるから、適当なマークを用いて全バンブ電極
と配線とを位置合わせすることは容易にできる。そして
バンブ電極と配線とを融着させたのち、ダイヤモンドカ
ッタ、グイシングツ−あるいはレーザビームにより第１
図（ｂ）のようにウェハを切断してチップ２に分割する
。
これにより多数のチップの配線基板ｌの上に同時に実装
することができる。この実施例では、チ・ノブ２の下面
と基板１の上面との間に空隙６が存在して絶縁されてい
るので、配線の真上にもチップ２を配置することができ
、実装密度の向上に有利である。
することができる。この実施例では、チ・ノブ２の下面
と基板１の上面との間に空隙６が存在して絶縁されてい
るので、配線の真上にもチップ２を配置することができ
、実装密度の向上に有利である。
第３図（ａ）、（ｂ）は本発明の別の実施例を示し、こ
の場合はチップと基板上の配線との接続は導線で行われ
る。この実施例では用いる配線基板７は、配線金属層７
１が、２枚の例えばガラス布エポキシ材からなる絶縁板
７２．７３の間にはさまれたものである。第３図（ａ）
に示すようにシリコンウェハ４の裏面を基板７に接着し
たのち、前述のような方法でウェハ４を切断するが、そ
の際、第３図Ｔｂｌに示すように、切り口８は上の絶縁
板７２も分割して配線層７１の所で止められており、チ
ップ２は導線３のボンディングによりこの配線層７１の
露出部と接続される。あるいは導線３によりチップ間を
接続することもできる。
の場合はチップと基板上の配線との接続は導線で行われ
る。この実施例では用いる配線基板７は、配線金属層７
１が、２枚の例えばガラス布エポキシ材からなる絶縁板
７２．７３の間にはさまれたものである。第３図（ａ）
に示すようにシリコンウェハ４の裏面を基板７に接着し
たのち、前述のような方法でウェハ４を切断するが、そ
の際、第３図Ｔｂｌに示すように、切り口８は上の絶縁
板７２も分割して配線層７１の所で止められており、チ
ップ２は導線３のボンディングによりこの配線層７１の
露出部と接続される。あるいは導線３によりチップ間を
接続することもできる。
本発明は、半導体チップとなるべき領域を集積した半導
体ウェハをそのまま配線基板上に固定したのち切断して
チップに分割することにより、ウェハの段階で実装時の
各チップ位置関係が決まるので、位置精度を高めた実装
が短時間で行うことができ、高密度実装が可能になる。
体ウェハをそのまま配線基板上に固定したのち切断して
チップに分割することにより、ウェハの段階で実装時の
各チップ位置関係が決まるので、位置精度を高めた実装
が短時間で行うことができ、高密度実装が可能になる。
第１図（ａ）、（ｂ）は本発明の一実施例の工程を順に
示す断面図、第２図は従来の配線基板上への複数チップ
の実装例を示す斜視図、第３図は本発明の別の実施例の
工程を順に示す断面図である。 １．７＝配線基板、２：シリコンチップ、３：導線、４
：シリコンウェハ、５：バンブ電極。 ４シリコンウエハ 第１５！１ 第２図
示す断面図、第２図は従来の配線基板上への複数チップ
の実装例を示す斜視図、第３図は本発明の別の実施例の
工程を順に示す断面図である。 １．７＝配線基板、２：シリコンチップ、３：導線、４
：シリコンウェハ、５：バンブ電極。 ４シリコンウエハ 第１５！１ 第２図
Claims (1)
- １）複数の半導体チップを配線基板上に実装する際に、
ウェハプロセスを終了した半導体ウェハを配線基板上に
固定したのち、半導体ウェハを切断して各半導体チップ
に分割することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111307A JPS63275155A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62111307A JPS63275155A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275155A true JPS63275155A (ja) | 1988-11-11 |
Family
ID=14557907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62111307A Pending JPS63275155A (ja) | 1987-05-07 | 1987-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980039678A (ko) * | 1996-11-28 | 1998-08-17 | 황인길 | 플립 칩 범프 형성방법 |
| JP2007081296A (ja) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | 半導体部品製造システム、制御装置、およびコンピュータプログラム |
-
1987
- 1987-05-07 JP JP62111307A patent/JPS63275155A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980039678A (ko) * | 1996-11-28 | 1998-08-17 | 황인길 | 플립 칩 범프 형성방법 |
| JP2007081296A (ja) * | 2005-09-16 | 2007-03-29 | Fujitsu Ltd | 半導体部品製造システム、制御装置、およびコンピュータプログラム |
| JP4509901B2 (ja) * | 2005-09-16 | 2010-07-21 | 富士通株式会社 | 半導体部品製造システム、制御装置、およびコンピュータプログラム |
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