JPH01186646A - ダイシング法 - Google Patents
ダイシング法Info
- Publication number
- JPH01186646A JPH01186646A JP63005846A JP584688A JPH01186646A JP H01186646 A JPH01186646 A JP H01186646A JP 63005846 A JP63005846 A JP 63005846A JP 584688 A JP584688 A JP 584688A JP H01186646 A JPH01186646 A JP H01186646A
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- JP
- Japan
- Prior art keywords
- cutting
- cut
- image sensor
- semiconductor substrate
- chips
- Prior art date
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- Pending
Links
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- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 abstract 1
- 239000000853 adhesive Substances 0.000 description 3
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Landscapes
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Weting (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路を形成した半導体基板を分割する際に用い
ることのできるダイシング法に関するものである。
ることのできるダイシング法に関するものである。
従来の技術
近年、事務機器、ファクス、コンピュータの入力端末用
としての各種の密着型イメージセンサの開発が進められ
ている。密着形イメージセンサは、等倍率で読み取るだ
めに原稿と同一サイズの長尺ラインセ／すを必要とする
。その中でもプロセス技術が確立し、高性能なシリコン
ＩＣチップを複数個接続して長尺化をはかって密着型イ
メージセンサを実現していこうとする動きがある。この
場合、ＩＣチップ間の接続誤差がその密着型イメージセ
ンサの読み取り精度を制限する。高精度の密着型イメー
ジセンサを実現するためには、ＩＣチップの端面（ダイ
シング面）の状態が非常に重要となる。また高分解能に
なる程センサ間隔が狭くなるため、接続部の両側のセン
サ間隔を精度よく保つ必要がある。
としての各種の密着型イメージセンサの開発が進められ
ている。密着形イメージセンサは、等倍率で読み取るだ
めに原稿と同一サイズの長尺ラインセ／すを必要とする
。その中でもプロセス技術が確立し、高性能なシリコン
ＩＣチップを複数個接続して長尺化をはかって密着型イ
メージセンサを実現していこうとする動きがある。この
場合、ＩＣチップ間の接続誤差がその密着型イメージセ
ンサの読み取り精度を制限する。高精度の密着型イメー
ジセンサを実現するためには、ＩＣチップの端面（ダイ
シング面）の状態が非常に重要となる。また高分解能に
なる程センサ間隔が狭くなるため、接続部の両側のセン
サ間隔を精度よく保つ必要がある。
以下図面を参照しながら、上述した従来のダイシング法
の一例について説明する。第４図は従来のダイシングの
フルカット法を示すものである。
の一例について説明する。第４図は従来のダイシングの
フルカット法を示すものである。
１１は回路を形成した半導体基板であシ、１２は接着シ
ートである。接着シート１２は半導体基板１１を完全に
フルカットするだめのものであυ、またダイシング装置
のステージを傷つけないように保護するためのものであ
る。このフルカット法で切断したチップを複数個接続し
て、長尺イメージセンサを形成する。
ートである。接着シート１２は半導体基板１１を完全に
フルカットするだめのものであυ、またダイシング装置
のステージを傷つけないように保護するためのものであ
る。このフルカット法で切断したチップを複数個接続し
て、長尺イメージセンサを形成する。
発明が解決しようとする課題
しかしながら、上記のようなダイシング法で切断したチ
ップを接続すると接続部にすき間が生じる。この様子を
第５図に示す。第６図において１３は半導体基板１１を
カットして構成したチップで、このチップ１３間にすき
間ｔ、、 ｔ２． ｔ５ が発生する。
ップを接続すると接続部にすき間が生じる。この様子を
第５図に示す。第６図において１３は半導体基板１１を
カットして構成したチップで、このチップ１３間にすき
間ｔ、、 ｔ２． ｔ５ が発生する。
この原因は第６図に示す切断用ブレード１４の先端部の
幅が中央部の幅よシ狭くなっており、切断面は台形状と
なるためである。チップ１３を複数個接続した場合、接
続部の両側のセンサ間隔が接続部の両側以外のセンサ間
隔と異なり、高分解能、高精度の密着型イメージセンサ
が得られないという問題点を有していた。まだ、第７図
に示すように、切断後、チップ１３ａ、１３ｂ、１３ｃ
。
幅が中央部の幅よシ狭くなっており、切断面は台形状と
なるためである。チップ１３を複数個接続した場合、接
続部の両側のセンサ間隔が接続部の両側以外のセンサ間
隔と異なり、高分解能、高精度の密着型イメージセンサ
が得られないという問題点を有していた。まだ、第７図
に示すように、切断後、チップ１３ａ、１３ｂ、１３ｃ
。
１３ｄの位置が、接着シートの伸び等でずれΔｔＩ ＋
Δｔ２＋Δｔ３が生じ、縦列、横列の位置精度に誤差が
発生し、切断が困難であるという問題点も有していた。
Δｔ２＋Δｔ３が生じ、縦列、横列の位置精度に誤差が
発生し、切断が困難であるという問題点も有していた。
本発明は上記問題点に鑑み、複数個のチップを接続して
高分解能、高精度な密着型イメージセンサが得られ、か
つ量産性に富むダイシング法を提供するものである。
高分解能、高精度な密着型イメージセンサが得られ、か
つ量産性に富むダイシング法を提供するものである。
課題を解決するための手段
上記課題を解決するために本発明のダイシング法は回路
を形成した半導体基板の表面から切断する第１工程と、
裏面から研摩する第２工程、もしくは、裏面をエツチン
グする第２工程からなるものである。
を形成した半導体基板の表面から切断する第１工程と、
裏面から研摩する第２工程、もしくは、裏面をエツチン
グする第２工程からなるものである。
作用
本発明は上記した方法により、基板の表面から切断でき
る第１工程をノ・−フカットとし、縦列。
る第１工程をノ・−フカットとし、縦列。
横列の位置ずれをなくす。さらに、切断面の裏面付近の
垂直性に欠く部分を、研摩もしくはエツチングで取シ除
くことによシ、切断面の垂直性が確保され、接続部のす
き間が大幅に減少することとなる。
垂直性に欠く部分を、研摩もしくはエツチングで取シ除
くことによシ、切断面の垂直性が確保され、接続部のす
き間が大幅に減少することとなる。
実施例
以下本発明の実施例のダイシング法について、図面を参
照しながら説明する。
照しながら説明する。
第１図、第２図は本発明の実施例におけるダイシング法
を示すものである。第１図において、１は回路を形成し
た半導体基板である。２は切断面の垂直性の欠く部分で
ある。第２図において、３はチップの表面部の固定剤で
あり、裏面の研摩時もしくはエツチング時に、各チップ
を保持するだめのものである。
を示すものである。第１図において、１は回路を形成し
た半導体基板である。２は切断面の垂直性の欠く部分で
ある。第２図において、３はチップの表面部の固定剤で
あり、裏面の研摩時もしくはエツチング時に、各チップ
を保持するだめのものである。
まず、半導体基板１の表面からの切断である第１工程を
行う。この際、切断はハーフカットであり、図中の切断
面の垂直性を欠く部分２を残す。
行う。この際、切断はハーフカットであり、図中の切断
面の垂直性を欠く部分２を残す。
第１工程では半導体基板１の裏面は切断されないため、
縦列切断、横列切断時の各チップの位置ずれは生じず、
位置精度は確保されて切断される。
縦列切断、横列切断時の各チップの位置ずれは生じず、
位置精度は確保されて切断される。
第１工程後、半導体基板１の表面を固定剤３で固定し、
切断面の垂直性の欠く部分２、すなわち第１図中の部分
２を裏面よシ、研摩もしくはエツチングを行い取シ除く
。次に第３図に示すようにチップ固定剤３を取シ除き、
チップ４を複数個接続して長尺のイメージセンサを形成
する。
切断面の垂直性の欠く部分２、すなわち第１図中の部分
２を裏面よシ、研摩もしくはエツチングを行い取シ除く
。次に第３図に示すようにチップ固定剤３を取シ除き、
チップ４を複数個接続して長尺のイメージセンサを形成
する。
以上のように本実施例によれば、回路を形成した半導体
基板１の表面からノ・−フカットを行い、その後、裏面
から研摩もしくはエツチングを行うことにより、切断面
の垂直性が実現し、接続部のすき間も大幅に減少し、高
分解、高精度な密着型イメージセンサが実現可能となり
、かつ量産性に富むダイシングが行える。なお、実施例
ではチップ固定剤３を用いたが、裏面よりの研摩時もし
くはエツチング時にチップを保持できるものであれば何
でもよい。
基板１の表面からノ・−フカットを行い、その後、裏面
から研摩もしくはエツチングを行うことにより、切断面
の垂直性が実現し、接続部のすき間も大幅に減少し、高
分解、高精度な密着型イメージセンサが実現可能となり
、かつ量産性に富むダイシングが行える。なお、実施例
ではチップ固定剤３を用いたが、裏面よりの研摩時もし
くはエツチング時にチップを保持できるものであれば何
でもよい。
発明の効果
以上のように本発明は、回路を形成した半導体基板の表
面から切断する第１工程と、裏面から研摩もしくはエツ
チングする第２工程からなるダイシング法を切断工程に
用いることにより、チップの切断面の垂直性が大幅に向
上し、複数個のチップを接続して長尺センサを形成する
密着イメージセンサにおいて、高分解能、高精度可能な
密着イメージセンサが実現でき、かつ量産性にも富むと
いう効果がある。
面から切断する第１工程と、裏面から研摩もしくはエツ
チングする第２工程からなるダイシング法を切断工程に
用いることにより、チップの切断面の垂直性が大幅に向
上し、複数個のチップを接続して長尺センサを形成する
密着イメージセンサにおいて、高分解能、高精度可能な
密着イメージセンサが実現でき、かつ量産性にも富むと
いう効果がある。
第１図、第２図は本発明の実施例におけるダイシング法
の工程図で、第１図は表面から切断する第１工程を示す
平面図、第２図は裏面から研摩もしくはエツチングする
第２工程を示す底面図、第３図は本発明のダイシング法
で切断したチップを接続した状態の平面図、第４図は従
来のフルカット法での工程を示す平面図、第６図はチッ
プの接続を示す平面図、第６図はフルカット法ですき間
が生じる原因を示した平面図、第７図はフルカット法グ
イシングした後のチップ位置のずれを示す平面図である
。 １・・−・・半導体基板、２・・・・・切断面の垂直性
を欠く部分、３・・・・・チップ固定剤。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−回銖と形Ｊｉした手浦イＸ五駅３− ナッズＷＪ定
刑 ４− チップ 第１図
の工程図で、第１図は表面から切断する第１工程を示す
平面図、第２図は裏面から研摩もしくはエツチングする
第２工程を示す底面図、第３図は本発明のダイシング法
で切断したチップを接続した状態の平面図、第４図は従
来のフルカット法での工程を示す平面図、第６図はチッ
プの接続を示す平面図、第６図はフルカット法ですき間
が生じる原因を示した平面図、第７図はフルカット法グ
イシングした後のチップ位置のずれを示す平面図である
。 １・・−・・半導体基板、２・・・・・切断面の垂直性
を欠く部分、３・・・・・チップ固定剤。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名／−
−−回銖と形Ｊｉした手浦イＸ五駅３− ナッズＷＪ定
刑 ４− チップ 第１図
Claims (1)
- 回路を形成した半導体基板の表面から切断する第１工
程と、裏面から研摩またはエッチングする第２工程とか
らなることを特徴とするダイシング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005846A JPH01186646A (ja) | 1988-01-14 | 1988-01-14 | ダイシング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63005846A JPH01186646A (ja) | 1988-01-14 | 1988-01-14 | ダイシング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186646A true JPH01186646A (ja) | 1989-07-26 |
Family
ID=11622374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63005846A Pending JPH01186646A (ja) | 1988-01-14 | 1988-01-14 | ダイシング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186646A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19840508A1 (de) * | 1998-09-04 | 1999-12-02 | Siemens Ag | Verfahren zum Vereinzeln von Halbleiter-Bauelementen |
| EP1026735A2 (en) | 1999-02-03 | 2000-08-09 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| EP1026725A3 (en) * | 1999-02-05 | 2003-01-15 | Sharp Kabushiki Kaisha | Manufacturing method for a semiconductor device |
| JP2005056999A (ja) * | 2003-08-01 | 2005-03-03 | Fuji Photo Film Co Ltd | 固体撮像装置およびその製造方法 |
-
1988
- 1988-01-14 JP JP63005846A patent/JPH01186646A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19840508A1 (de) * | 1998-09-04 | 1999-12-02 | Siemens Ag | Verfahren zum Vereinzeln von Halbleiter-Bauelementen |
| EP1026735A2 (en) | 1999-02-03 | 2000-08-09 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| KR100452661B1 (ko) * | 1999-02-03 | 2004-10-14 | 가부시끼가이샤 도시바 | 웨이퍼의 분할 방법 및 반도체 장치의 제조 방법 |
| EP1026725A3 (en) * | 1999-02-05 | 2003-01-15 | Sharp Kabushiki Kaisha | Manufacturing method for a semiconductor device |
| US6730579B1 (en) | 1999-02-05 | 2004-05-04 | Sharp Kabushiki Kaisha | Method of manufacturing a semiconductor dice by partially dicing the substrate and subsequent chemical etching |
| JP2005056999A (ja) * | 2003-08-01 | 2005-03-03 | Fuji Photo Film Co Ltd | 固体撮像装置およびその製造方法 |
| US7688382B2 (en) | 2003-08-01 | 2010-03-30 | Fujifilm Corporation | Solid-state imaging device and method for manufacturing the same |
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