JPS6167243A - ダイシング法 - Google Patents
ダイシング法Info
- Publication number
- JPS6167243A JPS6167243A JP59189033A JP18903384A JPS6167243A JP S6167243 A JPS6167243 A JP S6167243A JP 59189033 A JP59189033 A JP 59189033A JP 18903384 A JP18903384 A JP 18903384A JP S6167243 A JPS6167243 A JP S6167243A
- Authority
- JP
- Japan
- Prior art keywords
- cutting
- semiconductor substrate
- adhesive sheet
- substrate
- cut
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回路を形成した半導体基板を分割する際に用い
ることのできるダイシング法に関するものである。
ることのできるダイシング法に関するものである。
従来例の構成とその問題点
近年、事務機器、コンピュータの入力端末用としての各
種の密着型イメージセンサの開発が進められている。密
着型イメージセンサは、等倍率で読み取るために原稿と
同一サイズの長尺ラインセンサを必要とする。その中で
も、プロセス技術が確立し、信頼性にも優れているシリ
コンＩＣチップを複数個接続して長尺化をはかつて密着
形イメージセンサを実現していこうとする動きがある。
種の密着型イメージセンサの開発が進められている。密
着型イメージセンサは、等倍率で読み取るために原稿と
同一サイズの長尺ラインセンサを必要とする。その中で
も、プロセス技術が確立し、信頼性にも優れているシリ
コンＩＣチップを複数個接続して長尺化をはかつて密着
形イメージセンサを実現していこうとする動きがある。
この場合、ＩＣチップ間の接続誤差がその密着型イメー
ジセンサの読み取り精度を制限する。高精度の密着型イ
メージセンサを実現するためには、Ｉ Ｃｆ ：７−プ
の端面（ダイシング面）の状態が非常に重要とがる。ま
た高分解能に彦る程セ／す間隔が狭くなるだめ、接続部
の両側のセ／す間隔を精度よく保つ必要がある。
ジセンサの読み取り精度を制限する。高精度の密着型イ
メージセンサを実現するためには、Ｉ Ｃｆ ：７−プ
の端面（ダイシング面）の状態が非常に重要とがる。ま
た高分解能に彦る程セ／す間隔が狭くなるだめ、接続部
の両側のセ／す間隔を精度よく保つ必要がある。
以下図面を参照しながら従来のダイシング法について説
明する。
明する。
第１図は従来のダイシング法であり、裏面から数十〜数
百ミクロン残して切断し、その後基板に圧力を加えてブ
レイクしてチップ状に分割する。
百ミクロン残して切断し、その後基板に圧力を加えてブ
レイクしてチップ状に分割する。
この方法では、基板の結晶性や圧力の加え方により切断
されていない部分の端面が均一にならない。
されていない部分の端面が均一にならない。
この様子を第１図Ｂに示す。
第２図に、従来法で切断したチップを複数個接続した図
を示す。第２図中に示すｔ＋ 、 ｔｚ、 ｔｓ はチ
ップ接続誤差でありチップ間隔が不均一となる。
を示す。第２図中に示すｔ＋ 、 ｔｚ、 ｔｓ はチ
ップ接続誤差でありチップ間隔が不均一となる。
その結果接続面の両端のセンサ間隔が不均一となり、高
分解能、高精度の密着型イメージセンサが得られなかっ
た。
分解能、高精度の密着型イメージセンサが得られなかっ
た。
この−例を第１２図に示尤上は平面図、下は側面図であ
る。１は回路を形成した半導体基板（イメージセンサ）
、６は光センサアレイの受光部、６は走査回路である。
る。１は回路を形成した半導体基板（イメージセンサ）
、６は光センサアレイの受光部、６は走査回路である。
１６ ｄｏｔｓ ７ｍの解像度のイメージセンサの場合
センサ間隔ａは６２．６μｍであり接続部両端のセンサ
間隔すも６２．５μｍである必要がある。しかし従来法
では接続部ですき間が生じこのすき間により接続精度が
保てなかった。（ａ ＜ ｂ） また上記の方法を改善したフルカット法もある。
センサ間隔ａは６２．６μｍであり接続部両端のセンサ
間隔すも６２．５μｍである必要がある。しかし従来法
では接続部ですき間が生じこのすき間により接続精度が
保てなかった。（ａ ＜ ｂ） また上記の方法を改善したフルカット法もある。
このフルカット法は、ダイシング時に裏面まで一気に切
断して、基板の切り残しをなくする方法である。
断して、基板の切り残しをなくする方法である。
第３図でフルカット法を説明する。１は回路を形成した
半導体基板であり、２は接着シートである。２の接着シ
ートは基板１を完全にフルカットするためのものであり
、またダイシングソーのステージに傷をつけないように
保護するためのものである。この方法を用いて切断すれ
ば切り残し部分はなくなる。このフルカット法で切断し
たチップを複数個接続した図を第４図に示す。チップ接
続誤差ｔ１．ｔ２．ｔｓは従来法に比較すると均一性が
向上する。しかし、 ｔｌ、 ｔｌ、 ｔｓに示すすき
間が生じる。この原因は、第６図に示す切断用グレード
３の先端部の幅が中央部の幅より狭くなっており、フル
カットしても切断面は第６図に示すように台形状となる
ためである。複数個接続した場合、接続面の両端のセ／
す間隔が接続面の両端以外のセンサ間隔と異なり、高分
解能、高精度の密着型イメージセンサが得られないとい
う問題点を有していた。
半導体基板であり、２は接着シートである。２の接着シ
ートは基板１を完全にフルカットするためのものであり
、またダイシングソーのステージに傷をつけないように
保護するためのものである。この方法を用いて切断すれ
ば切り残し部分はなくなる。このフルカット法で切断し
たチップを複数個接続した図を第４図に示す。チップ接
続誤差ｔ１．ｔ２．ｔｓは従来法に比較すると均一性が
向上する。しかし、 ｔｌ、 ｔｌ、 ｔｓに示すすき
間が生じる。この原因は、第６図に示す切断用グレード
３の先端部の幅が中央部の幅より狭くなっており、フル
カットしても切断面は第６図に示すように台形状となる
ためである。複数個接続した場合、接続面の両端のセ／
す間隔が接続面の両端以外のセンサ間隔と異なり、高分
解能、高精度の密着型イメージセンサが得られないとい
う問題点を有していた。
発明の目的
本発明の目的は複数個のイメージセンサを接続して高分
解能、高精度の密着型イメージセ／すが得られるダイシ
ング法を提供することである。
解能、高精度の密着型イメージセ／すが得られるダイシ
ング法を提供することである。
発明の構成
本発明のダイシング法は回路を形成した半導体基板の表
面から切断する工程と裏面より選択エツチングする工程
とからなるダイシング法であり、これにより切断したチ
ップを複数個接続した場合、接続部のすき間の均一性が
向上しかつ、すき間が大幅に狭くなり、接続精度が向上
するため、高分解能、高精度の密着型イメージセンサが
得られるものである。
面から切断する工程と裏面より選択エツチングする工程
とからなるダイシング法であり、これにより切断したチ
ップを複数個接続した場合、接続部のすき間の均一性が
向上しかつ、すき間が大幅に狭くなり、接続精度が向上
するため、高分解能、高精度の密着型イメージセンサが
得られるものである。
実施例の説明
以下本発明の二実施例について図面を参照しながら説明
する。
する。
第７図、第８図は本発明の一実施例におけるダイシング
法の図を示すものであり、それぞれ半導体基板の表面か
らの切断を第１工程、裏面からの選択エツチングを第２
工程とした場合の図である。
法の図を示すものであり、それぞれ半導体基板の表面か
らの切断を第１工程、裏面からの選択エツチングを第２
工程とした場合の図である。
第７図においては、１は回路を形成した半導体基板、２
は接着シート、３はダイシング用のグレードである。第
８図においては、４はブレード３より幅を広く選択エツ
チングする箇所である。以上のように構成した本実施例
のダイシング法について以下その説明をする。
は接着シート、３はダイシング用のグレードである。第
８図においては、４はブレード３より幅を広く選択エツ
チングする箇所である。以上のように構成した本実施例
のダイシング法について以下その説明をする。
まず準備として、回路を形成した半導体基板１の裏面に
接着シート２を貼りつける。接着シート２は基板１を完
全にフルカットするためのものであり、かつ、ダイシン
グソーのステージに傷をっけないように保護するための
ものである。表面からの切断する工程でフルカットしな
い場合は、接着シート２は必しも必要でない。上記の準
備後、接着シートを貼りつけた半導体基板をダイシ／グ
ツ−のステージにセットし、第７図に示すようにフルカ
ットあるいはハーフカットを行なう。その後第８図に示
す選択エツチングする部分４をエツチングする。また、
以上に説明した順序を逆にして、行なうことも可能であ
る。第９図は、第１工程として裏面よシ選択エツチング
を行なう図を示す。図中４がエツチングの部分である。
接着シート２を貼りつける。接着シート２は基板１を完
全にフルカットするためのものであり、かつ、ダイシン
グソーのステージに傷をっけないように保護するための
ものである。表面からの切断する工程でフルカットしな
い場合は、接着シート２は必しも必要でない。上記の準
備後、接着シートを貼りつけた半導体基板をダイシ／グ
ツ−のステージにセットし、第７図に示すようにフルカ
ットあるいはハーフカットを行なう。その後第８図に示
す選択エツチングする部分４をエツチングする。また、
以上に説明した順序を逆にして、行なうことも可能であ
る。第９図は、第１工程として裏面よシ選択エツチング
を行なう図を示す。図中４がエツチングの部分である。
次に第２の工程として表面から切断する。このようすを
第１０図に示す。３はダイシング用のブレードである。
第１０図に示す。３はダイシング用のブレードである。
この場合フルカットを行なうとしても、図中４にブレー
ドのにげの部分が１、接着シートを用いなくてもステー
ジには傷はつかないが、切断によって、半導体基板が離
散するため、これを防ぐ理由で接着シートを用いるほう
がよい。上記の実施例では接着シートを用いたが、これ
に限定するものではなく、基板のフルカット、かつステ
ージの保護の機能を有するものであれば何でもよい。
ドのにげの部分が１、接着シートを用いなくてもステー
ジには傷はつかないが、切断によって、半導体基板が離
散するため、これを防ぐ理由で接着シートを用いるほう
がよい。上記の実施例では接着シートを用いたが、これ
に限定するものではなく、基板のフルカット、かつステ
ージの保護の機能を有するものであれば何でもよい。
発明の効果
以上の説明から明らかなように、本発明は、回路を形成
した半導体基板の表面から切断する工程と、裏面より選
択エツチングする工程とにより構成しているので、第１
１図に示すように接続部のすき間の均一性が向上するば
かりでなく、すき間の間隔が大幅に減少するという優れ
た効果が得られる。さらに複数個のイメージセンサを接
続して長尺状のイメージセンサを得る際に、本発明のダ
・ｒシング法を用いることによシ、接続部の両端のセン
サ間隔が他のセンサ間隔と誤差が小さくなり、接続精度
が向上するため、高分解能、高石１７度の密着イメージ
センサが実現できるという効果も得られる。また、チッ
プ接着時の接着剤の逃げの部分も同時に形成でき、接着
剤が表面にまわりこむことが防げる効果もある。
した半導体基板の表面から切断する工程と、裏面より選
択エツチングする工程とにより構成しているので、第１
１図に示すように接続部のすき間の均一性が向上するば
かりでなく、すき間の間隔が大幅に減少するという優れ
た効果が得られる。さらに複数個のイメージセンサを接
続して長尺状のイメージセンサを得る際に、本発明のダ
・ｒシング法を用いることによシ、接続部の両端のセン
サ間隔が他のセンサ間隔と誤差が小さくなり、接続精度
が向上するため、高分解能、高石１７度の密着イメージ
センサが実現できるという効果も得られる。また、チッ
プ接着時の接着剤の逃げの部分も同時に形成でき、接着
剤が表面にまわりこむことが防げる効果もある。
第１図は従来のブレイクを伴なう切断法の図、第２図は
それによって切断されたチップを接続した図、第３図は
従来のフルカット法を示す図、第４図はフルカット法に
よって切断されたチップを接続した図、第６図、第６図
はフルカット法ですき間が生じる原因を示した図、第７
図、第８図。 たチップを接続した図である。 １・・・・・・回路を形成した半導体基板、２・・・・
・・接着シート、３・・・・・・切断用グレード、４・
・・・・・選択エツチングする部分、ｔ＋、ｔ２．ｔ３
・・・・・・接続したチップのすき間、Ｓ・・・・・・
光センサアレイの受光部、６・・・・・・走査回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第６図 第７図 ＠８ｒ１１Ｊ 第９図 第１０図 第１２図
それによって切断されたチップを接続した図、第３図は
従来のフルカット法を示す図、第４図はフルカット法に
よって切断されたチップを接続した図、第６図、第６図
はフルカット法ですき間が生じる原因を示した図、第７
図、第８図。 たチップを接続した図である。 １・・・・・・回路を形成した半導体基板、２・・・・
・・接着シート、３・・・・・・切断用グレード、４・
・・・・・選択エツチングする部分、ｔ＋、ｔ２．ｔ３
・・・・・・接続したチップのすき間、Ｓ・・・・・・
光センサアレイの受光部、６・・・・・・走査回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第５
図 第６図 第７図 ＠８ｒ１１Ｊ 第９図 第１０図 第１２図
Claims (3)
- （１）回路を形成した半導体基板の表面から切断する工
程と、裏面より選択エッチングする工程とからなること
を特徴とするダイシング法。 - （２）裏面よりの選択エッチングの幅を表面から切断す
る切断幅より広くすることを特徴とする特許請求の範囲
第１項記載のダイシング法。 - （３）表面からの切断をフルカットとすることを特徴と
する特許請求の範囲第１項記載のダイシング法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189033A JPS6167243A (ja) | 1984-09-10 | 1984-09-10 | ダイシング法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189033A JPS6167243A (ja) | 1984-09-10 | 1984-09-10 | ダイシング法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167243A true JPS6167243A (ja) | 1986-04-07 |
Family
ID=16234170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189033A Pending JPS6167243A (ja) | 1984-09-10 | 1984-09-10 | ダイシング法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313956A (ja) * | 1988-04-25 | 1989-12-19 | Xerox Corp | 集積回路チップを切り離す方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389656A (en) * | 1977-01-18 | 1978-08-07 | Mitsubishi Electric Corp | Production of semiconductor device |
-
1984
- 1984-09-10 JP JP59189033A patent/JPS6167243A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5389656A (en) * | 1977-01-18 | 1978-08-07 | Mitsubishi Electric Corp | Production of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313956A (ja) * | 1988-04-25 | 1989-12-19 | Xerox Corp | 集積回路チップを切り離す方法 |
| JPH0532905B2 (ja) * | 1988-04-25 | 1993-05-18 | Xerox Corp |
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