JPH03139862A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03139862A JPH03139862A JP1277953A JP27795389A JPH03139862A JP H03139862 A JPH03139862 A JP H03139862A JP 1277953 A JP1277953 A JP 1277953A JP 27795389 A JP27795389 A JP 27795389A JP H03139862 A JPH03139862 A JP H03139862A
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- 238000000034 method Methods 0.000 claims abstract description 50
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- 230000007547 defect Effects 0.000 description 4
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
［産業上の利用分野］
本発明は半導体装置に係り、特にチップ間のダイシング
ライン内にプロセスパターンが形成されている半導体装
置に関する。
ライン内にプロセスパターンが形成されている半導体装
置に関する。
［従来の技術］
一般に、半導体装置のプロセスにおいては、第３図に示
されるように、チップ２．４間のダイシングライン６内
に、例えば位置合わせマーク、位置ずれを読み取るメモ
リとしてのバーニヤ−１又は寸法やエツチングシフトや
特性のモニター等の各種のプロセスパターン８が形成さ
れている。
されるように、チップ２．４間のダイシングライン６内
に、例えば位置合わせマーク、位置ずれを読み取るメモ
リとしてのバーニヤ−１又は寸法やエツチングシフトや
特性のモニター等の各種のプロセスパターン８が形成さ
れている。
そして近年の半導体装置の高集積化、高密度化に伴い、
このダイシングラインにおけるプロセスパターンの重要
性は大きくなっている。
このダイシングラインにおけるプロセスパターンの重要
性は大きくなっている。
［発明が解決しようとする課題］
ところで、上記従来のダイシングライン６内のプロセス
パターン８は、ウェーハ処理が終了した後、チップ処理
のダイシング工程においてウェー八をダイシングライン
６に沿ってスクライブする際に、カッターの刃の通るラ
イン１６によって切断される。そしてこの切断の際に、
プロセスパターン８形成に用いられた各種材料がゴミと
なって出、その一部が切断面に付着する。
パターン８は、ウェーハ処理が終了した後、チップ処理
のダイシング工程においてウェー八をダイシングライン
６に沿ってスクライブする際に、カッターの刃の通るラ
イン１６によって切断される。そしてこの切断の際に、
プロセスパターン８形成に用いられた各種材料がゴミと
なって出、その一部が切断面に付着する。
すなわち、第４図に示されるように、ダイシングライン
６に沿ってスクライブされると、シリコン基板２０及び
その上にシリコン酸化８２２を介して形成されたプロセ
スパターン８が切断され、そのプロセスパターン８の切
断面に、プロセスパターン８形成に用いられた各種材料
からなるゴミが詫状の残滓１９として付着する。
６に沿ってスクライブされると、シリコン基板２０及び
その上にシリコン酸化８２２を介して形成されたプロセ
スパターン８が切断され、そのプロセスパターン８の切
断面に、プロセスパターン８形成に用いられた各種材料
からなるゴミが詫状の残滓１９として付着する。
そして例えばＡｊ （アルミニウム）からなる詫状の残
滓１９が、例えばチップ２．４のパッドやパッド上にボ
ンディングされたワイヤ線に接触してショートを起こし
、特性不良を発生させる原因となり、半導体装置の信頼
性を低下させるという問題があった。
滓１９が、例えばチップ２．４のパッドやパッド上にボ
ンディングされたワイヤ線に接触してショートを起こし
、特性不良を発生させる原因となり、半導体装置の信頼
性を低下させるという問題があった。
そこで本発明は、ダイシング工程において、スクライブ
ライン内のプロセスパターンを切断する際に、特性不良
を起因するような残滓の発生を防止し、信頼性を向上さ
せる半導体装置を提供することを目的とする。
ライン内のプロセスパターンを切断する際に、特性不良
を起因するような残滓の発生を防止し、信頼性を向上さ
せる半導体装置を提供することを目的とする。
［課題を解決するための手段］
上記課題は、チップ間のダイシングライン内にプロセス
パターンが形成されている半導体装置において、前記プ
ロセスパターンの機能を果たすオリジナルパターンと、
前記オリジナルパターン周囲に形成され、前記プロセス
パターン形成に用いられた材料を部分的に除去するスリ
ットパターンとを有し、前記ダイシングラインのスクラ
イブ時における前記プロセスパターンの切断の際に出る
残滓の大きさを小さくすることを特徴とする半導体装置
によって達成される。
パターンが形成されている半導体装置において、前記プ
ロセスパターンの機能を果たすオリジナルパターンと、
前記オリジナルパターン周囲に形成され、前記プロセス
パターン形成に用いられた材料を部分的に除去するスリ
ットパターンとを有し、前記ダイシングラインのスクラ
イブ時における前記プロセスパターンの切断の際に出る
残滓の大きさを小さくすることを特徴とする半導体装置
によって達成される。
［作 用コ
すなわち本発明は、ダイシングライン内のプロセスパタ
ーンが、本来の機能を果たすオリジナルパターンと共に
その周囲にスリットパターンを有し、プロセスパターン
を構成する材料を部分的に除去しているため、ダイシン
グ工程におけるスクライブの際に、切断されたプロセス
パターンから出るゴミが細分化される。従って、そのゴ
ミの一部が切断面に付着しても、その詫状の残滓の長さ
は短くなり、チップのパッドやパッド上にボンディング
されたワイヤ線に接触することはない。
ーンが、本来の機能を果たすオリジナルパターンと共に
その周囲にスリットパターンを有し、プロセスパターン
を構成する材料を部分的に除去しているため、ダイシン
グ工程におけるスクライブの際に、切断されたプロセス
パターンから出るゴミが細分化される。従って、そのゴ
ミの一部が切断面に付着しても、その詫状の残滓の長さ
は短くなり、チップのパッドやパッド上にボンディング
されたワイヤ線に接触することはない。
［実施例コ
以下、本発明を図示する実施例に基づいて具体的に説明
する。
する。
第１図は本発明の一実施例による半導体装置を示す平面
図、第２図は第１図の半導体装置のチップ処理後の断面
を示す断面図である。
図、第２図は第１図の半導体装置のチップ処理後の断面
を示す断面図である。
第１図において、チップ２．４間のダイシングライン６
内に、プロセスパターン８が形成されている。このプロ
セスパターン８はその中心部に例えば位置合わせマーク
である本来の機能を果たすオリジナルパターン１０を有
し、その周囲にプロセスパターン８形成に用いられたＡ
ｊやＰＳＧ（リンガラス）等の各種材料からなる周辺領
域１２が広がり、更にこの各種材料からなる周辺領域１
２内に複数の短冊状のスリットパターン１４がダイシン
グ方向に数μｍ間隔に配置されている。
内に、プロセスパターン８が形成されている。このプロ
セスパターン８はその中心部に例えば位置合わせマーク
である本来の機能を果たすオリジナルパターン１０を有
し、その周囲にプロセスパターン８形成に用いられたＡ
ｊやＰＳＧ（リンガラス）等の各種材料からなる周辺領
域１２が広がり、更にこの各種材料からなる周辺領域１
２内に複数の短冊状のスリットパターン１４がダイシン
グ方向に数μｍ間隔に配置されている。
そしてこの複数の短冊状のスリットパターン１４により
、オリジナルパターン１０周囲の周辺領域１２の各種材
料は部分的に除去されている。
、オリジナルパターン１０周囲の周辺領域１２の各種材
料は部分的に除去されている。
いま、ウェーハ処理が終了した後、チップ処理のダイシ
ング工程においてウェーハをダイシングライン６に沿っ
てスクライプすると、ダイシングライン６内に形成され
たプロセスパターン８はカッターの刃の通るライン１６
によって切断される。
ング工程においてウェーハをダイシングライン６に沿っ
てスクライプすると、ダイシングライン６内に形成され
たプロセスパターン８はカッターの刃の通るライン１６
によって切断される。
そしてこの切断の際に、プロセスパターン８形成に用い
られた各種材料からなる周辺領域１２からこれらの各種
材料がゴミとなって出る。
られた各種材料からなる周辺領域１２からこれらの各種
材料がゴミとなって出る。
しかし、周辺領域１２内に複数の短冊状のスリットパタ
ーン１４が数μｍ間隔に配置されて周辺領域１２の各種
材料を部分的に除去しているため、切断されたプロセス
パターン８から出るゴミは細分化される。従って、その
ゴミの一部は、第２図に示されるように、詫状の残滓１
８として切断面に付着するが、その詫状の残滓１８の長
さは短くなる。
ーン１４が数μｍ間隔に配置されて周辺領域１２の各種
材料を部分的に除去しているため、切断されたプロセス
パターン８から出るゴミは細分化される。従って、その
ゴミの一部は、第２図に示されるように、詫状の残滓１
８として切断面に付着するが、その詫状の残滓１８の長
さは短くなる。
次いで、第２図に示されるように、ダイシング工程で、
シリコン基板２ｏ及びその上にシリコン酸化８２２を介
して形成されたプロセスパターン８が切断されたチップ
は、続くダイボンディング工程において、パッケージ２
４上に固定される。
シリコン基板２ｏ及びその上にシリコン酸化８２２を介
して形成されたプロセスパターン８が切断されたチップ
は、続くダイボンディング工程において、パッケージ２
４上に固定される。
次いで、ワイヤボンディング工程において、シリコン基
板２０上のパッド２６とパッケージ２４とをワイヤ線２
８により接続する。このとき、チップの切断面に付着し
ている例えばＡｊからなる詫状の残滓１８はその長さが
短いため、パッド２６やパッド２６上にボンディングさ
れたワイヤ線２８に接触することはない。
板２０上のパッド２６とパッケージ２４とをワイヤ線２
８により接続する。このとき、チップの切断面に付着し
ている例えばＡｊからなる詫状の残滓１８はその長さが
短いため、パッド２６やパッド２６上にボンディングさ
れたワイヤ線２８に接触することはない。
このように本実施例によれば、チップ２，４間のダイシ
ングライン６内に形成されるプロセスパターン８が、オ
リジナルパターン１ｏ周囲の各種材料からなる周辺領域
１２内に複数の短冊状のスリットパターン１４を有し、
周辺領域１２の各種材料を部分的に除去していることに
より、ダイシング工程においてダイシングライン６内の
プロセスパターン８を切断する際に、切断されたプロセ
スパターン８から出るゴミは細分化され、その−部が詫
状の残滓１８として切断面に付着しても、その詫状の残
滓１８の長さが短いために、パッド２６やパッド２６上
にボンディングされたワイヤ線２８に接触することはな
い。
ングライン６内に形成されるプロセスパターン８が、オ
リジナルパターン１ｏ周囲の各種材料からなる周辺領域
１２内に複数の短冊状のスリットパターン１４を有し、
周辺領域１２の各種材料を部分的に除去していることに
より、ダイシング工程においてダイシングライン６内の
プロセスパターン８を切断する際に、切断されたプロセ
スパターン８から出るゴミは細分化され、その−部が詫
状の残滓１８として切断面に付着しても、その詫状の残
滓１８の長さが短いために、パッド２６やパッド２６上
にボンディングされたワイヤ線２８に接触することはな
い。
従って、ダイシング工程において切断されたプロセスパ
ターン８から出る詫状の残滓１８に起因するショートが
起こらなくなる。このなめ、特性不良の発生を防止する
ことができ、半導体装置の信頼性を向上させることがで
きる。
ターン８から出る詫状の残滓１８に起因するショートが
起こらなくなる。このなめ、特性不良の発生を防止する
ことができ、半導体装置の信頼性を向上させることがで
きる。
なお、上記実施例においては、プロセスパターンのオリ
ジナルパターン周囲に配置したスリットパターンは数μ
ｍ間隔の複数の短冊状のパターンであるが、スリットパ
ターンの形状、個数及び配置等はこれらに限定されない
、オリジナルパターン周囲の各種材料からなる周辺領域
の大きさ及び形状に応じて、種々の形状、個数及び間隔
をとることができる。要は、各種材料からなる周辺領域
が切断される際に出るゴミが細分化され、切断面に付着
する詫状の残滓の長さが十分に短くなるようなものであ
ればよい。
ジナルパターン周囲に配置したスリットパターンは数μ
ｍ間隔の複数の短冊状のパターンであるが、スリットパ
ターンの形状、個数及び配置等はこれらに限定されない
、オリジナルパターン周囲の各種材料からなる周辺領域
の大きさ及び形状に応じて、種々の形状、個数及び間隔
をとることができる。要は、各種材料からなる周辺領域
が切断される際に出るゴミが細分化され、切断面に付着
する詫状の残滓の長さが十分に短くなるようなものであ
ればよい。
［発明の効果］
以上のように本発明によれば、チップ間のダイシングラ
イン内にプロセスパターンが形成されている半導体装置
において、プロセスパターンの機能を果たすオリジナル
パターン周囲にスリットパターンを形成し、プロセスパ
ターンを構成する材料を部分的に除去することにより、
ダイシングラインのスクライブ時におけるプロセスパタ
ーンの切断された残滓の大きさを小さくして、切断面に
付着する詫状の残滓に起因するショートの発生を防止し
、特性不良の発生を防止することができる。
イン内にプロセスパターンが形成されている半導体装置
において、プロセスパターンの機能を果たすオリジナル
パターン周囲にスリットパターンを形成し、プロセスパ
ターンを構成する材料を部分的に除去することにより、
ダイシングラインのスクライブ時におけるプロセスパタ
ーンの切断された残滓の大きさを小さくして、切断面に
付着する詫状の残滓に起因するショートの発生を防止し
、特性不良の発生を防止することができる。
これにより、半導体装置の信頼性を向上させることがで
きる。
きる。
第１図は本発明の一実施例による半導体装置を示す平面
図、 第２図は第１図の半導体装置のチップ処理後の断面を示
す断面図、 第３図は従来の半導体装置を示す平面図、第４図は従来
の半導体装置を示す断面図である。 図において、 ２．４・・・・・・チップ、 ６・・・・・・ダイシングライン、 ８・・・・・・プロセスパターン、 １０・・・・・・オリジナルパターン、１２・・・・・
・周辺領域、 １４・・・・・・スリットパターン、 １６・・・・・・カッターの刃の通るライン、１８．１
９・・・・・・詫状の残滓、 ２０・・・・・・シリコン基板、 ２２・・・・・・シリコン酸化膜、 ２４・・・・・・パッケージ、 ２６・・・・・・パッド、 ２８・・・・・・ワイヤ線。
図、 第２図は第１図の半導体装置のチップ処理後の断面を示
す断面図、 第３図は従来の半導体装置を示す平面図、第４図は従来
の半導体装置を示す断面図である。 図において、 ２．４・・・・・・チップ、 ６・・・・・・ダイシングライン、 ８・・・・・・プロセスパターン、 １０・・・・・・オリジナルパターン、１２・・・・・
・周辺領域、 １４・・・・・・スリットパターン、 １６・・・・・・カッターの刃の通るライン、１８．１
９・・・・・・詫状の残滓、 ２０・・・・・・シリコン基板、 ２２・・・・・・シリコン酸化膜、 ２４・・・・・・パッケージ、 ２６・・・・・・パッド、 ２８・・・・・・ワイヤ線。
Claims (1)
- 【特許請求の範囲】 チップ間のダイシングライン内にプロセスパターンが
形成されている半導体装置において、前記プロセスパタ
ーンの機能を果たすオリジナルパターンと、 前記オリジナルパターン周囲に形成され、前記プロセス
パターン形成に用いられた材料を部分的に除去するスリ
ットパターンとを有し、 前記ダイシングラインのスクライブ時における前記プロ
セスパターンの切断の際に出る残滓の大きさを小さくす
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277953A JPH03139862A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277953A JPH03139862A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139862A true JPH03139862A (ja) | 1991-06-14 |
Family
ID=17590575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277953A Pending JPH03139862A (ja) | 1989-10-25 | 1989-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139862A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007061124A1 (en) * | 2005-11-24 | 2007-05-31 | Ricoh Company, Ltd. | Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line |
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
| JP2008199056A (ja) * | 2008-04-25 | 2008-08-28 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2009170927A (ja) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643740A (en) * | 1979-09-17 | 1981-04-22 | Nec Corp | Semiconductor wafer |
| JPS5643741A (en) * | 1979-09-17 | 1981-04-22 | Nec Corp | Semiconductor wafer |
| JPS6373536A (ja) * | 1986-09-16 | 1988-04-04 | Seiko Epson Corp | 半導体集積回路 |
| JPH01186652A (ja) * | 1988-01-14 | 1989-07-26 | Seiko Epson Corp | 半導体装置 |
-
1989
- 1989-10-25 JP JP1277953A patent/JPH03139862A/ja active Pending
Patent Citations (4)
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| KR100881109B1 (ko) * | 2005-11-24 | 2009-02-02 | 가부시키가이샤 리코 | 스크라이브 라인에 의해 분할된 반도체 칩 및 스크라이브 라인 상에 형성된 공정-모니터 전극 패드를 포함하는 반도체 웨이퍼 |
| US8067819B2 (en) | 2005-11-24 | 2011-11-29 | Ricoh Company, Ltd. | Semiconductor wafer including semiconductor chips divided by scribe line and process-monitor electrode pads formed on scribe line |
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
| JP2008199056A (ja) * | 2008-04-25 | 2008-08-28 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP4733160B2 (ja) * | 2008-04-25 | 2011-07-27 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| JP2009170927A (ja) * | 2009-02-20 | 2009-07-30 | Renesas Technology Corp | 半導体装置の製造方法 |
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