JPS6254938A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係わり、詳しくは半導体ウェーハ
をダイシングする場合に不良半導体チップをなくす半導
体装置に関する。

［従来の技術］ 従来、シリコン等の半導体ウェーハに各種の回路設計に
基づいてデバイスを形成した多数個の半導体チップをダ
イシングする場合、隣接する半導体チップ間にスクライ
ブラインを設け、該スクライブラインを種々のダイシン
グ方式により分割を行なっていた。第４図Ａ、Ｂは、従
来の半導体装置を示し、同図Ａは半導体ウェー八に形成
された多数個の半導体チップの平面図、同図８は、半導
体ウェーハから分割された半導体チップの外観図を夫々
に示す。

第４図Ａ、Ｂにおいて、半導体ウェーハ１には、多数個
の半導体チップ２がスクライブライン３を挾んで対向し
てマトリックス状に整配列されている。

同図８において、半導体チップ２には、所定の回路パタ
ーンを構成するデバイス部４や該デバイス部分４に接続
され、ワイヤボンディング用の電極パターン（′７Ｒ極
用パッド）５が形成されている。半導体チップ２を上記
半導体ウェーハ４より種々のダイシング方式、例えばレ
ーザーやダイヤモンドカッターによりスクライブライン
３の中心線に沿って切削溝を製作し、機械的に分割する
方式（スクライブ方式）や薄いダイヤモンドホイールの
高速回転により深く切り込み切断時に個々の半導体チッ
プに分割する方式（ダイシング・ソ一方式）等により分
割する。

これら半導体チップ２を分割する場合に、スクライブラ
イン３には、例えばダイシング・ソーによるチッピング
６やマイクロ・クラック７等が発生する。

［発明が解決しようとする問題点］ 上述の従来の半導体装置においては、半導体チップに生
ずるチッピングやマイクロ・クラック等を避けるために
、スクライブラインの幅を広く形成する必要がある。こ
のようにスクライブラインの幅を拡大することは、同一
半導体ウェーハに形成できるデバイス部の製作数を減少
させて、高価な半導体ウェーハの有効活用ができない。

更に、スクライブラインに延在するチッピングやマイク
ロ・クラックによって半導体チップ上に形成されたデバ
イス部や電極パターン等に構造的なダメージを与え、回
路構成の損傷、回路接続パターン等の接続不良を与えて
所望の半導体装置を得ることができない。

本発明は、上）ホの従来の半導体装置の種々の欠点に着
目してなされたもので、チッピングやマイクロ・クラッ
ク等のない半導体チップを製作すると共にスクライブラ
インの幅を狭くすることによって半導体ウェーハに形成
するデバイス部の有効数を高めることにより実装効率の
向上する半導体装置を提供することを目的とする。

［問題点を解決するための手段および作用）本発明者は
、半導体チップに生ずる上述のチッピングやマイクロ・
クラック等の発生が半導体ウェーハをダイシングする際
に、該ウェーハ表面にダイヤモンド・ホイールが接触し
切り込む時の摩擦力、振動伝達等による機械的損傷、更
に、これらに関連する結晶方位性や該ウェーハ表面に形
成された酸化膜等の物理的な条件によることを実験検討
により確認した。そこでスクライブライン表面に酸化膜
を形成したウェーハまたは酸化膜処理しないウェーハ（
素地を露出したもの）に対して、該ウェーハのスクライ
ブラインにアルミニウムを主成分とした金ａｉ＊等を形
成して、スクライブライン表面の脆性を緩和する作用を
与えダイシング時における上記不具合を解消した。上記
金属膜は、半導体装置の電極配線を形成する工程と同時
にスクライブラインにも被着するものである。

本発明に゛よる半導体装置を添付図面を参照して説明す
る。

第１図は本発明による半導体装置が半導体ウェーハに形
成されている状態を示す平面図である。同図において、
半導体ウェーハ（以下、つ工−ハという）１１は、シリ
コン、ＳＯ■５（Ｓｉｌｉｃｏｎ　　Ｏｎ　　■ｎｓｕ
ｌａｔｉｎｇ　　３ｕｂｓｔｒａｔｅ）、ＳＯ８（Ｓｉ
ｌｉｃｏｎ　　Ｑｎ　　９ａｐｐｈｉｒｅ　）およびＧ
ａＡＳ（ガリウム砒素）等から成る化合物半導体を用い
た基板材料で構成される。ウェーハ１１には、所定間隔
をもってマトリックス状に整配列された素子予定部１２
が設けられ、該予定部１２には論理回路、ＳＲＡＭやＤ
ＲＡＭ等のメモリ回路、イメージセンサ−を構成する受
光回路および抵抗、ダイオード、コンデンサ等を適宜に
構成したデバイス部１３が形成されている。デバイス部
１３上には図示しないが配線および電極用パターン（電
極用パッド）が所定のアルミニウムを主成分とした配線
工程によって形成されており、更に、これらに対して５
ｆｏ２躾（酸化膜）や表面像ｉ１膜等が順次被覆されて
いる。上記配線工程において、素子予定部１２を取り囲
むスクライブライン１４上に、該工程に用いる配線材料
で金属膜１５（斜線部分）を被着する。本発明では、上
記種々の製作工程を終了したウェーハ１１を電気特性試
験を行なった後、デバイス部１３等に良否判別用のマー
キングを施した後に素子予定部１２の周囲を取り囲んだ
金属膜１５の所定の分割予定線（図示せず）に沿ってダ
イシング・ソーなどに、よって分割し所望の半導体チッ
プ、すなわち半導体装置を得る。

［実施例］ 第２図Ａ−Ｃは本発明による半導体装置の−実施例を示
し、同図Ａは、該装置の平面図、同図Ｂは該装置のＸ−
Ｘ′矢視断百図および同図Ｃは該装置をダイシング・ソ
ーにより分割した断面図を夫々に示す。なお、上記の第
１図に用いた各部材と同等の機能を備える部材は同一の
符号を付してその説明は省略する。第２図Ａ〜Ｃにおい
て、上述のウェーハ１１上は、最初に５ｉＯ２１！！ｌ
を形成するものもあるが、５ｔＯ２膜を形成した後にエ
ツチングにより除去しウェーハ１１の表面にはＳｉＯ２
膜は残存していないものとする。

素子予定部１２には、マトリックス状に多数個のデバイ
ス部１３が形成されている。上記デバイス部１３に順次
、拡散工程等の所定の製作工程の後に、配線工程に入る
。上記配線工程と同時にスクライブライン１４に金属１
１１５を被覆する。次にこの金属１ｌ１１１５は、ウェ
ーハ１１の全面にアルミニウム（Ａ１）による＠膜を約
０．８〜１．２μｍ程度の薄膜で抵抗加熱または電子ビ
ーム加熱による真空蒸着法で形成し、次に、上記配線部
分を残してデバイス部１３上の不必要なＡ１１ｌ！Ｉお
よび該デバイス部１３とこれを取り囲んでいる素子予定
部１２の僅かな部分の不必要なＡ１膜を除去する。更に
、ＡＩとＳｉ間のオーム接触やＡＩと３ｉ間の密着を完
全にするため５ｉ−ＡＩの共融点（約５８０℃以下）で
熱処理を行なう。この様にして、スクライブライン１４
に金属［１１１５を得る。

上記金属ｌ！１５のＡ１１ｌ＃を形成する蒸着工程では
、Ａ１粒子は極めて僅か、例えば本実施例のようにウェ
ーハ１１との境界面に約０．０５〜０．１μｌ程麿入り
込む。上記金属膜１５のストライブライン１４における
形成は、ダイシング・ソーのダイヤモンド・ホイールが
切削する幅をカバーする程度でよい。上記ダイヤモンド
・ホイールは、切断線３１に沿って切削工程がなされる
。

本実施例によれば、ウェーハ１１上の金属膜１５はダイ
ヤモンド・ホイールでウェーハ１１を分割する切削工程
において、ウェーハ１１に対する緩衝材の作用を成して
ウェーハ１１の表面の腸性を緩和し、分割したウェーハ
およびデバイス部１３に上述の欠陥が生ずることを防止
することができる。また、隣接するデバイス部１３にを
近接させて、スクライブライン１４の幅を狭くしてもチ
ッピングやマイクロ・クラック等が生じないので、ウェ
ーハ１１上に、より数多くのデバイス部１３をレイアウ
トできるので実装密度は格段に向上することができる。

第３図Ａ−Ｃは、本発明による半導体装置の他の実施例
を示し、同図Ａは該装置の外観図、同図Ｂは半導体チッ
プに分割する前の該装置の平面図および同図ＣはＹ−Ｙ
−矢視断面図を夫々に示す。本実施例はスクライブライ
ン上に形成した金属膜をデバイス部まで延在させて、該
デバイス部に形成されている電極パターンに接続し電源
供給ラインまたは接地ラインとして用いるものである。

なお、上述の第１図に用いた各部材と同等の機能を備え
る部材は同一の符号を付してその説明は省略する。

第３図Ａ−Ｃにおいて、ウェーハ１１に形成させている
デバイス部１３には、多数個の電極パターン４１Ａ〜４
１Ｒが形成されている。これら電極パターンの内、例え
ば電極パターン４１Ｂおよび４１にはデバイス部１３内
の上述の各回路にＮ源を供給または、接地用の電極パタ
ーンである。ウェーハ１１の素子予定部１２間のスクラ
イブライン１４上には、素子予定部１２の周囲を取り囲
み、且つ、上記電極パターン４１Ｂおよび４１Ｋに接続
するように、Ａ１を主成分とする金属膜４２が被着され
ている。金属膜４２の製作工程は、上述の実施例と同様
に、デバイス部１３上に形成する配線工程を行なう際に
同時に行なうものである。

本実施例では、スクライブライン１４の表面に５ｉＯ２
１１１の形成を行なわない、いわゆる半導体基板の地肌
のままで金属膜４２の被着を行なったが、５ｉＯ２ｉ１
１を形成したスクライブラインを用いてもよい。本実施
例によれば、ウェーハ１１上の金１ｉ１膜４２はダイヤ
モンド・ホイ−ルでウェーハ１１を分割する切削工程に
おいて、ウェーハ１１に対する緩衝材の作用を成してウ
ェーハ１１の表面の脆性を緩和し、分割したウニ〜ハお
よびデバイス部１３に上述の欠陥が生ずることを防止す
ることができる。また、隣接するデバイス部１３を近接
させて、スクライブライン１４の幅を狭くしてもチッピ
ングやマイクロ・クラック等が生じないので、ウェーハ
１１上により故多くのデバイス部１３をレイアウトでき
るので実装密度は格段に向上する。

更に、金ＩＩ膜４２を電源供給ライン、接地ライト等に
用いる事ができるので、素子を構成する際に、電源や接
地のレンアウトや容量に余裕をもたせることができる。

本発明による半導体装置は上述した実施例に限定される
ものではなく、幾多の変更および変形ができる。すなわ
ち、第２の実施例においては金属膜を素子予定部の周囲
に一体的に形成して電源供給ラインまたは接地ラインと
して用いたが、電源供給ラインと接地ラインが並置でき
るように金ａＩｍを分割して被着してもよい。また、上
記金属膜の製作は配線工程で用いるＡ１を主成分とした
材料で被着したが、それ以外の金属９例えばモリブデン
、タングステン、チタン等で金属膜を形成してもよい。

し発明の効果］ 以上述べたように本発明の半導体装置は、ダイシング・
ソー等でウェーハを切断して半導体チップに分割する場
合にチッピングやマイクロ・クラック等による素子への
悪影響を阻止することができる。更に、スクライブライ
ンの幅を狭くすることができるのでウェーハ内に形成す
るデバイス部の実装密度は向上する。上記スクライブラ
インの幅は通常、約８０〜１００μｍ程度であるが、約
４０〜６０μｍ程度にすることが可能であれる。更に、
上記チッピングやマイクロ・クラック等を阻止するため
に形成した金属膜を１！源供給ラインまたは、接地ライ
ン等に用いることができるので素子のレイアウトや特性
向上に役立つものである。

【図面の簡単な説明】

第１図は本発明による半導体装置の概要を示す平面図、
第２図Ａ−Ｃは該装置の一実施例を示し、同図Ａは該装
置の平面図、同図８は該装置のｘ−ｘ　”矢視断面図、
同図Ｃは該装置を分割した場合の断面図、第３図Ａ−Ｃ
は該装置の他の実施例を示し、同図Ａは該装置の外観図
、体装置を示し、同図Ａは該装置を形成したウェーハの
平面図、同図Ｂは、該装置の外観図を夫々に示す図であ
る。

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェーハのスクライブラインの一部分又は全
   部の表面に金属膜を被着したこと を特徴とする半導体装置。 ２、上記金属膜がデバイス部に形成された電極パターン
   と接続されていることを特徴とす る特許請求の範囲第１項記載の半導体装置。