JPH0621188A - 半導体ウェハ - Google Patents
半導体ウェハInfo
- Publication number
- JPH0621188A JPH0621188A JP3330933A JP33093391A JPH0621188A JP H0621188 A JPH0621188 A JP H0621188A JP 3330933 A JP3330933 A JP 3330933A JP 33093391 A JP33093391 A JP 33093391A JP H0621188 A JPH0621188 A JP H0621188A
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- JP
- Japan
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- test
- semiconductor wafer
- scribe line
- test electrode
- scribe
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 ダイシングした際にテスト用電極からメタル
屑が発生しても、その長さをＩＣやＬＳＩのピン間、リ
ード、ワイヤ、あるいは、ボンディングパット間の距離
よりも小さくし、これらを短絡させる危険を一掃する。 【構成】 複数のＩＣやＬＳＩのパターンが形成される
とともに、複数のＩＣやＬＳＩを複数の半導体チップと
して切り出すために設けられたスクライブライン１０上
に、基本素子の性能や製造プロセスの品質を確認するた
めの複数のテスト素子が形成された半導体ウェハに、テ
スト素子のうち、電気的に計測するためのプローブが接
触されるテスト用電極９に、スクライブライン１０と交
差するスリット１１を所定間隔Ｄで複数設ける。
屑が発生しても、その長さをＩＣやＬＳＩのピン間、リ
ード、ワイヤ、あるいは、ボンディングパット間の距離
よりも小さくし、これらを短絡させる危険を一掃する。 【構成】 複数のＩＣやＬＳＩのパターンが形成される
とともに、複数のＩＣやＬＳＩを複数の半導体チップと
して切り出すために設けられたスクライブライン１０上
に、基本素子の性能や製造プロセスの品質を確認するた
めの複数のテスト素子が形成された半導体ウェハに、テ
スト素子のうち、電気的に計測するためのプローブが接
触されるテスト用電極９に、スクライブライン１０と交
差するスリット１１を所定間隔Ｄで複数設ける。
Description
【０００１】
【産業上の利用分野】本発明は、複数のＩＣ（集積回
路）やＬＳＩ（大規模集積回路）のパターン等が形成さ
れた半導体ウェハに関する。
路）やＬＳＩ（大規模集積回路）のパターン等が形成さ
れた半導体ウェハに関する。
【０００２】
【従来の技術】複数のＩＣやＬＳＩのパターンが形成さ
れた半導体ウェハには、これらのパターンの他、それぞ
れの基本素子の性能や製造プロセスの品質を確認するた
めに、ダイシング装置等で半導体チップを切り出すため
のスクライブライン上に、しばしば、各種のテスト素子
からなるテスト素子群（ＴＥＧ：Test Element Group）
が形成される。
れた半導体ウェハには、これらのパターンの他、それぞ
れの基本素子の性能や製造プロセスの品質を確認するた
めに、ダイシング装置等で半導体チップを切り出すため
のスクライブライン上に、しばしば、各種のテスト素子
からなるテスト素子群（ＴＥＧ：Test Element Group）
が形成される。
【０００３】このＴＥＧを構成するテスト素子は、５０
〜１００μｍ角程度の大きさであり、基本素子と同様に
様々な形状を有しているものもあるが、そのほとんど
は、図６に示すように、電気的に計測するために、プロ
ーブが接触できるような単純な矩形を有したテスト用電
極１である。なお、図６において、２はスクライブライ
ン、３は保護膜である。そして、これらのテスト用電極
１およびその他のスクライブライン２上に形成されたテ
スト素子は、図７に示すように、最終的に、ダイシング
装置等によって切りしろ４も含めて切断される。
〜１００μｍ角程度の大きさであり、基本素子と同様に
様々な形状を有しているものもあるが、そのほとんど
は、図６に示すように、電気的に計測するために、プロ
ーブが接触できるような単純な矩形を有したテスト用電
極１である。なお、図６において、２はスクライブライ
ン、３は保護膜である。そして、これらのテスト用電極
１およびその他のスクライブライン２上に形成されたテ
スト素子は、図７に示すように、最終的に、ダイシング
装置等によって切りしろ４も含めて切断される。
【０００４】ここで、上述したスクライブライン２の幅
は、１００μｍ前後が一般的であり、また、ダイシング
の切りしろ４の幅は、３０μｍ前後が一般的である。な
お、図７において、５は絶縁膜、６はシリコン基板、７
はカールして剥離しやすくなったメタルカール部であ
る。
は、１００μｍ前後が一般的であり、また、ダイシング
の切りしろ４の幅は、３０μｍ前後が一般的である。な
お、図７において、５は絶縁膜、６はシリコン基板、７
はカールして剥離しやすくなったメタルカール部であ
る。
【０００５】
【発明が解決しようとする課題】ところで、上述した従
来の半導体ウェハをダイシング装置等によってダイシン
グした際、テスト用電極１におけるダイシングの切りし
ろ４は、図７に示すように、テスト用電極１を分断する
ように、テスト用電極１の中央付近を縦断する形状とな
る。このとき、テスト用電極１のスクライブライン２上
の切りしろ４の領域にあったメタルは、分断され、分離
されて半導体チップ表面に存在するメタル屑となるが、
ダイシングの際の洗浄も含め、後工程で半導体チップ表
面から取り除かれるものがほとんどである。
来の半導体ウェハをダイシング装置等によってダイシン
グした際、テスト用電極１におけるダイシングの切りし
ろ４は、図７に示すように、テスト用電極１を分断する
ように、テスト用電極１の中央付近を縦断する形状とな
る。このとき、テスト用電極１のスクライブライン２上
の切りしろ４の領域にあったメタルは、分断され、分離
されて半導体チップ表面に存在するメタル屑となるが、
ダイシングの際の洗浄も含め、後工程で半導体チップ表
面から取り除かれるものがほとんどである。
【０００６】しかしながら、テスト用電極１のスクライ
ブライン２上の切りしろ４の領域にあったメタルの中に
は、図７に示すメタルカール部７のように、剥離寸前の
状態で半導体チップ上辺に残留するものもある。このメ
タルカール部７は、その直径や幅が１０μｍ程度で小さ
いが、その長さは最大テスト用電極１の長さ（５０〜１
００μｍ）にまでなる。このようなメタルカール部７
は、後工程であるプラスチックモールド工程等の組立工
程において剥離し、図８に示すメタル屑８となってモー
ルド内に紛れ込んでしまう場合がある。
ブライン２上の切りしろ４の領域にあったメタルの中に
は、図７に示すメタルカール部７のように、剥離寸前の
状態で半導体チップ上辺に残留するものもある。このメ
タルカール部７は、その直径や幅が１０μｍ程度で小さ
いが、その長さは最大テスト用電極１の長さ（５０〜１
００μｍ）にまでなる。このようなメタルカール部７
は、後工程であるプラスチックモールド工程等の組立工
程において剥離し、図８に示すメタル屑８となってモー
ルド内に紛れ込んでしまう場合がある。
【０００７】そして、このメタル屑８が５０〜１００μ
ｍと長い場合には、５０〜７０μｍ程度の間隔しかない
ＩＣやＬＳＩのピン間、リード、ワイヤ、あるいは、ボ
ンディングパット間に入り込んで、これらを短絡させて
しまうという危険性があった。本発明は、このような背
景の下になされたもので、ダイシングした際にテスト用
電極からメタル屑が発生しても、その長さをＩＣやＬＳ
Ｉのピン間、リード、ワイヤ、あるいは、ボンディング
パット間の距離よりも小さくし、これらを短絡させる危
険を一掃することができる半導体ウェハを提供すること
を目的とする。
ｍと長い場合には、５０〜７０μｍ程度の間隔しかない
ＩＣやＬＳＩのピン間、リード、ワイヤ、あるいは、ボ
ンディングパット間に入り込んで、これらを短絡させて
しまうという危険性があった。本発明は、このような背
景の下になされたもので、ダイシングした際にテスト用
電極からメタル屑が発生しても、その長さをＩＣやＬＳ
Ｉのピン間、リード、ワイヤ、あるいは、ボンディング
パット間の距離よりも小さくし、これらを短絡させる危
険を一掃することができる半導体ウェハを提供すること
を目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
複数の集積回路や大規模集積回路のパターンが形成され
るとともに、前記複数の集積回路や大規模集積回路を複
数の半導体チップとして切り出すために設けられたスク
ライブライン上に、基本素子の性能や製造プロセスの品
質を確認するための複数のテスト素子が形成された半導
体ウェハにおいて、前記テスト素子のうち、電気的に計
測するためのプローブが接触されるテスト用電極に、前
記スクライブラインと交差するスリットを所定間隔で複
数設けたことを特徴としている。また、請求項２記載の
発明は、複数の集積回路や大規模集積回路のパターンが
形成されるとともに、前記複数の集積回路や大規模集積
回路を複数の半導体チップとして切り出すために設けら
れたスクライブライン上に、基本素子の性能や製造プロ
セスの品質を確認するための複数のテスト素子が形成さ
れた半導体ウェハにおいて、前記テスト素子のうち、電
気的に計測するためのプローブが接触されるテスト用電
極に、前記スクライブラインと交差する交差部と、前記
スクライブラインに近接した位置に、前記スクライブラ
インと略平行な平行部とを有するスリットを所定間隔で
複数設けたことを特徴としている。
複数の集積回路や大規模集積回路のパターンが形成され
るとともに、前記複数の集積回路や大規模集積回路を複
数の半導体チップとして切り出すために設けられたスク
ライブライン上に、基本素子の性能や製造プロセスの品
質を確認するための複数のテスト素子が形成された半導
体ウェハにおいて、前記テスト素子のうち、電気的に計
測するためのプローブが接触されるテスト用電極に、前
記スクライブラインと交差するスリットを所定間隔で複
数設けたことを特徴としている。また、請求項２記載の
発明は、複数の集積回路や大規模集積回路のパターンが
形成されるとともに、前記複数の集積回路や大規模集積
回路を複数の半導体チップとして切り出すために設けら
れたスクライブライン上に、基本素子の性能や製造プロ
セスの品質を確認するための複数のテスト素子が形成さ
れた半導体ウェハにおいて、前記テスト素子のうち、電
気的に計測するためのプローブが接触されるテスト用電
極に、前記スクライブラインと交差する交差部と、前記
スクライブラインに近接した位置に、前記スクライブラ
インと略平行な平行部とを有するスリットを所定間隔で
複数設けたことを特徴としている。
【０００９】
【作用】請求項１および２記載の発明によれば、ダイシ
ングした際にテスト用電極からメタル屑が発生しても、
その長さは従来より短くなる。
ングした際にテスト用電極からメタル屑が発生しても、
その長さは従来より短くなる。
【００１０】
【実施例】以下、図面を参照して、本発明の一実施例に
ついて説明する。図１は本発明の第１の実施例による半
導体ウェハに形成されたテスト用電極９の外観構成を示
す上面図である。この図に示すテスト用電極９には、ス
クライブライン１０と交差する方向で、間隔ｄ毎にスリ
ット１１が形成されている。スリット１１の幅は、電気
的に計測するためのプローブのサイズおよびプローブ接
触時のテスト用電極９の変形にもよるが、テスト用電極
９の電極としての機能を低下させないために、不必要に
広くしない。たとえば、１〜３μｍ程度が望ましい。
ついて説明する。図１は本発明の第１の実施例による半
導体ウェハに形成されたテスト用電極９の外観構成を示
す上面図である。この図に示すテスト用電極９には、ス
クライブライン１０と交差する方向で、間隔ｄ毎にスリ
ット１１が形成されている。スリット１１の幅は、電気
的に計測するためのプローブのサイズおよびプローブ接
触時のテスト用電極９の変形にもよるが、テスト用電極
９の電極としての機能を低下させないために、不必要に
広くしない。たとえば、１〜３μｍ程度が望ましい。
【００１１】また、スリット１１の深さは、テスト用電
極９のスクライブの切りしろになると予想される領域
（中央の約３０μｍ幅）にまでする必要はなく、逆に、
プローブ接触時の妨げにならないように、最低限の深さ
にする。たとえば、２０μｍ程度残すようにする。さら
に、上述した間隔ｄは、ＩＣまたはＬＳＩの組立仕様お
よびパット間距離を考慮して決定する。たとえば、１０
〜１５μｍ程度にする。なお、図１において、１２は保
護膜である。
極９のスクライブの切りしろになると予想される領域
（中央の約３０μｍ幅）にまでする必要はなく、逆に、
プローブ接触時の妨げにならないように、最低限の深さ
にする。たとえば、２０μｍ程度残すようにする。さら
に、上述した間隔ｄは、ＩＣまたはＬＳＩの組立仕様お
よびパット間距離を考慮して決定する。たとえば、１０
〜１５μｍ程度にする。なお、図１において、１２は保
護膜である。
【００１２】このような構成によれば、上述した半導体
ウェハをダイシング装置等によってダイシングすると、
図２に示すように、テスト用電極９のスクライブライン
１０の切りしろ１３の領域にあったメタルは、分断さ
れ、分離されて半導体チップ表面に存在するメタル屑と
なるが、そのほとんどは、ダイシングの際の洗浄も含
め、後工程で半導体チップ表面から取り除かれる。
ウェハをダイシング装置等によってダイシングすると、
図２に示すように、テスト用電極９のスクライブライン
１０の切りしろ１３の領域にあったメタルは、分断さ
れ、分離されて半導体チップ表面に存在するメタル屑と
なるが、そのほとんどは、ダイシングの際の洗浄も含
め、後工程で半導体チップ表面から取り除かれる。
【００１３】また、テスト用電極９のスクライブライン
１０の切りしろ１３の領域にあったメタルの中には、図
２に示すカールして剥離しやすくなったメタルカール部
１４のように、剥離寸前の状態で半導体チップ上辺に残
留するものもある。このメタルカール部１４は、その直
径や幅が従来と同様、１０μｍ程度であるが、その長さ
は、従来の場合と異なり、最大でも、スリット１１の間
隔ｄ、今の場合、１０〜１５μｍ程度と短い。
１０の切りしろ１３の領域にあったメタルの中には、図
２に示すカールして剥離しやすくなったメタルカール部
１４のように、剥離寸前の状態で半導体チップ上辺に残
留するものもある。このメタルカール部１４は、その直
径や幅が従来と同様、１０μｍ程度であるが、その長さ
は、従来の場合と異なり、最大でも、スリット１１の間
隔ｄ、今の場合、１０〜１５μｍ程度と短い。
【００１４】したがって、このようなメタルカール部１
４が後工程であるプラスチックモールド工程等の組立工
程において剥離し、図３に示すメタル屑１５となってモ
ールド内に紛れ込み、５０〜７０μｍ程度の間隔を有す
るＩＣやＬＳＩのピン間、リード、ワイヤ、あるいは、
ボンディングパット間に入り込んでも、これらを短絡さ
せる危険を防止することができる。なお、図２におい
て、１６は絶縁膜、１７はシリコン基板である。
４が後工程であるプラスチックモールド工程等の組立工
程において剥離し、図３に示すメタル屑１５となってモ
ールド内に紛れ込み、５０〜７０μｍ程度の間隔を有す
るＩＣやＬＳＩのピン間、リード、ワイヤ、あるいは、
ボンディングパット間に入り込んでも、これらを短絡さ
せる危険を防止することができる。なお、図２におい
て、１６は絶縁膜、１７はシリコン基板である。
【００１５】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例による半導体ウェハ
に形成されたテスト用電極１８の外観構成を示す上面図
である。この図に示すテスト用電極１８には、上述した
第１の実施例とは異なり、スクライブライン１９と交差
する方向でその内部のみにスリット２０が形成されてい
る。２１は保護膜である。なお、この第２の実施例の機
能等については、上述した第１の実施例とほぼ同様であ
るので、その説明を省略する。
する。図４は本発明の第２の実施例による半導体ウェハ
に形成されたテスト用電極１８の外観構成を示す上面図
である。この図に示すテスト用電極１８には、上述した
第１の実施例とは異なり、スクライブライン１９と交差
する方向でその内部のみにスリット２０が形成されてい
る。２１は保護膜である。なお、この第２の実施例の機
能等については、上述した第１の実施例とほぼ同様であ
るので、その説明を省略する。
【００１６】次に、本発明の第３の実施例について説明
する。図５は本発明の第３の実施例による半導体ウェハ
に形成されたテスト用電極２２の外観構成を示す上面図
である。この図に示すテスト用電極２２の内部には、ス
クライブライン２３と交差する交差部２４aと、スクラ
イブライン２３に近接した位置に、スクライブライン２
３と略平行な平行部２４bとを有するスリット２４が形
成されている。２５は保護膜である。このような構成に
よれば、上述した半導体ウェハをダイシング装置等によ
ってダイシングしても、スリット２４の平行部２４bに
おいてメタル屑が破断するので、メタル屑の長さは、上
述した第１および第２の実施例に比べて、さらに小さく
なる。
する。図５は本発明の第３の実施例による半導体ウェハ
に形成されたテスト用電極２２の外観構成を示す上面図
である。この図に示すテスト用電極２２の内部には、ス
クライブライン２３と交差する交差部２４aと、スクラ
イブライン２３に近接した位置に、スクライブライン２
３と略平行な平行部２４bとを有するスリット２４が形
成されている。２５は保護膜である。このような構成に
よれば、上述した半導体ウェハをダイシング装置等によ
ってダイシングしても、スリット２４の平行部２４bに
おいてメタル屑が破断するので、メタル屑の長さは、上
述した第１および第２の実施例に比べて、さらに小さく
なる。
【００１７】なお、上述した実施例によれば、テスト用
電極９、１８および２２の形成が容易でも、後工程の保
護膜の開口加工工程において、各テスト用電極９、１８
および２２の下部に形成されたフィールド絶縁膜が各ス
リット１１、２０および２４で侵される可能性がある
が、一般的に用いられるドライエッチング処理またはウ
ェットエッチング処理の制御能力であれば、フィールド
絶縁膜が消失してしまう虞れはない。
電極９、１８および２２の形成が容易でも、後工程の保
護膜の開口加工工程において、各テスト用電極９、１８
および２２の下部に形成されたフィールド絶縁膜が各ス
リット１１、２０および２４で侵される可能性がある
が、一般的に用いられるドライエッチング処理またはウ
ェットエッチング処理の制御能力であれば、フィールド
絶縁膜が消失してしまう虞れはない。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
ダイシングした際にテスト用電極からメタル屑が発生し
ても、その長さをＩＣやＬＳＩのピン間、リード、ワイ
ヤ、あるいは、ボンディングパット間の距離よりも小さ
くし、これらを短絡させる危険を一掃することができる
という効果がある。
ダイシングした際にテスト用電極からメタル屑が発生し
ても、その長さをＩＣやＬＳＩのピン間、リード、ワイ
ヤ、あるいは、ボンディングパット間の距離よりも小さ
くし、これらを短絡させる危険を一掃することができる
という効果がある。
【図１】 本発明の第１の実施例による半導体ウェハに
形成されたテスト用電極の外観構成を示す上面図であ
る。
形成されたテスト用電極の外観構成を示す上面図であ
る。
【図２】 ダイシングされた半導体ウェハの一部上面図
およびＢ−Ｂ断面図である。
およびＢ−Ｂ断面図である。
【図３】 メタル屑の外観構成の一例を示す斜視図であ
る。
る。
【図４】 本発明の第２の実施例による半導体ウェハに
形成されたテスト用電極の外観構成を示す上面図であ
る。
形成されたテスト用電極の外観構成を示す上面図であ
る。
【図５】 本発明の第３の実施例による半導体ウェハに
形成されたテスト用電極の外観構成を示す上面図であ
る。
形成されたテスト用電極の外観構成を示す上面図であ
る。
【図６】 従来のテスト用電極１の外観構成を示す上面
図である。
図である。
【図７】 ダイシングされた従来の半導体ウェハの一部
上面図およびＡ−Ａ断面図である。
上面図およびＡ−Ａ断面図である。
【図８】 メタル屑７の外観構成の一例を示す斜視図で
ある。
ある。
１，９，１８，２２……テスト用電極、２，１０，１
９，２３……スクライブライン、３，１２，２１，２５
……保護膜、４，１３……切りしろ、５，１６……絶縁
膜、６，１７……シリコン基板、７，１４……メタルカ
ール部、８，１５……メタル屑、１１，２０，２４……
スリット、２４a……交差部、２４b……平行部。
９，２３……スクライブライン、３，１２，２１，２５
……保護膜、４，１３……切りしろ、５，１６……絶縁
膜、６，１７……シリコン基板、７，１４……メタルカ
ール部、８，１５……メタル屑、１１，２０，２４……
スリット、２４a……交差部、２４b……平行部。
Claims (2)
- 【請求項１】 複数の集積回路や大規模集積回路のパタ
ーンが形成されるとともに、前記複数の集積回路や大規
模集積回路を複数の半導体チップとして切り出すために
設けられたスクライブライン上に、基本素子の性能や製
造プロセスの品質を確認するための複数のテスト素子が
形成された半導体ウェハにおいて、 前記テスト素子のうち、電気的に計測するためのプロー
ブが接触されるテスト用電極に、前記スクライブライン
と交差するスリットを所定間隔で複数設けたことを特徴
とする半導体ウェハ。 - 【請求項２】 複数の集積回路や大規模集積回路のパタ
ーンが形成されるとともに、前記複数の集積回路や大規
模集積回路を複数の半導体チップとして切り出すために
設けられたスクライブライン上に、基本素子の性能や製
造プロセスの品質を確認するための複数のテスト素子が
形成された半導体ウェハにおいて、 前記テスト素子のうち、電気的に計測するためのプロー
ブが接触されるテスト用電極に、前記スクライブライン
と交差する交差部と、前記スクライブラインに近接した
位置に、前記スクライブラインと略平行な平行部とを有
するスリットを所定間隔で複数設けたことを特徴とする
半導体ウェハ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330933A JPH0621188A (ja) | 1991-12-13 | 1991-12-13 | 半導体ウェハ |
| KR92024084A KR970005687B1 (en) | 1991-12-13 | 1992-12-12 | Semiconductor wafer |
| US08/339,923 US5477062A (en) | 1991-12-13 | 1994-11-15 | Semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330933A JPH0621188A (ja) | 1991-12-13 | 1991-12-13 | 半導体ウェハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621188A true JPH0621188A (ja) | 1994-01-28 |
Family
ID=18238061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330933A Pending JPH0621188A (ja) | 1991-12-13 | 1991-12-13 | 半導体ウェハ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5477062A (ja) |
| JP (1) | JPH0621188A (ja) |
| KR (1) | KR970005687B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203215A (ja) * | 2006-01-23 | 2006-08-03 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP2010034595A (ja) * | 2009-11-12 | 2010-02-12 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
| JP2016046342A (ja) * | 2014-08-21 | 2016-04-04 | 力晶科技股▲ふん▼有限公司 | 半導体ウエハ、半導体チップ及び半導体装置とそれらの製造方法 |
| CN116338262A (zh) * | 2023-03-30 | 2023-06-27 | 胜科纳米(苏州)股份有限公司 | 一种测试盘及芯片失效分析测试的方法 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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