JPH03268441A - 半導体集積回路基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路基板に関する。

［従来の技術］ シリコン集積回路では、ウェハ内に形成されたＴＥＧ　
（テスト　エレメント　グループ）を用いて、トランジ
スタ等の素子特性がｆｉｌ＋定される。ｆｉｐ＋定はウ
ェハをチップ状に切り離す前に行われるが、多層配線構
造の集積回路においては、従来最上層の配線が形成され
た後に素子特性の測定を行っていた。

［解決しようとする課題］ 多層配線構造の集積回路では、ＭＯＳ）ランジスタ等の
半導体素子が形成された後、何−１もの工程を経なけれ
ばならない。しかし、従来は半導体素子が完成しても、
最終工程が終了するまで素子特性をＭ１定することがで
きなかった。そのため、甲導体素子が完成した段階です
でに特性不良が生じていても、最終工程が終わらなけれ
ばそのことを判断することができず、時間的あるいは経
済的に多大な無駄をはらっていた。

本発明の目的は、最終工程まで待たなくても半導体素子
の特性測定が可能な半導体集積回路基板を得ることであ
る。

［課題を解決するための手段］ 本発明は、下層配線を構成する下層導電層と、上記下層
導電層を被覆する層間絶縁層と、上記層間絶縁層上に形
成され上層配線を構成する上層導電層とを有する半導体
集積回路基板において、上記下層導電層を用いて半導体
素子の特性測定用パッドを形成したものである。

［実施例］ 以下、添付図面に基いて本発明の詳細な説明をする。

まず、第３図（Ａ）〜（Ｃ）を用いて、多層配線構造の
ＭＯ３型シリコン半導体集積回路における回路部分の製
造工程を説明する。

４１はシリコン基板、４２はＰ型ウェル、４３はソース
、４４はドレイン、４５はｐ＋層である。

４６はＬＯＧＯ８（ローカル　オキサイディジシン）構
造のフィールド絶縁層、４７は酸化シリコンを用いた層
間絶縁層である。４８はゲート、４９はゲート絶縁層で
ある。５１は下層配線を構成する下層導電層であり、モ
リブデンを用いて形成されている。なお、この下層導電
層５１は、ソース４３あるいはドレイン４４と良好なコ
ンタクトか得られるヰ」料であれば、必ずしもモリブデ
ンでなくてもよい。５２は。ｌ二層配線を構成する」二
層導電層であり、アルミニウムを用いて形成されている
。５３は酸化シリコンを用いた層間絶縁層であり、下層
導電層５１を肢覆し、その上に」二層導電層５２を形成
するものである。

つぎに、第３図（Ａ）〜（Ｃ）に従って、製造１゛程を
説明する。なお、第３図（Ａ）までの工程についての説
明は、本発明と直接関連していないので省略する。

（Ａ）下層導電層５１を所定の形状にパターニングして
、ソース４３およびドレイン４４に接続された下層配線
を形成する。

ＣＢ）下層導電層５１を被覆するように層間絶縁層５３
を形成する。この層間絶縁層５３の所定の位置にスルー
ホール（図示せず。）を形成し、Ｆ層導電層５１を露出
させる。

（Ｃ）層間絶縁層５３上に上層導電層５２を堆積し、こ
のＬ層線電層５２を所定の形状にパターニングして−Ｌ
層配線を形成する。下層導電層５１とに１層導電層５２
とは、層間絶縁層５３に形成されたスルーホールを通し
て接続される。

つぎに、第１図（Ａ−１、Ａ−２）〜（Ｃ−１、Ｃ−２
）を用いて、多層配線構造のＭＯ３型シリコン半導体集
積回路におけるＴＥＧ部分の製造工程を説明する。なお
、ｉ１図（Ａ−１、Ａ−２）〜（Ｃ−１、Ｃ−２）の各
工程は、すでに説明した第３図（Ａ）〜（Ｃ）の各工程
に対応したものである。

１１はシリコン基板、１２はＰ型ウェル、１３はソース
、１４はドレイン、１５はｐ＋層である。

１６はＬＯＧＯ５（ローカル　オキサイデイジョン）構
造のフィールド絶縁層、１７は酸化シリコンを用いた層
間絶縁層である。１８はゲート、１９はゲート絶縁層で
ある。２１は下層導電層であり、モリブデンを用いて形
成されている。この下層導電層２１にはＭＯＳ）ランジ
スタの特性測定用のパッド２４が形成されている。２３
は酸化シリコンを用いた層間絶縁層であり、下層導電層
２１を１）ｋｆａするものである。この層間絶縁層２３
には、特性測定用のパッド２４に対応して開口部２６が
設けられている。２２はに二層導電層であり、アルミニ
ウムを用いて形成されている。この−１−層線電層２２
は、上記開口部２６を通して下層導電層２１に接続され
、パッド部２５が形成されている。なお、パッド部２４
および２５の一辺の長さはともに５０〜１００マイクロ
メートルである。

２７はフィールド絶縁層１６および層間絶縁層１７に設
けられたゲート接続用の開口部である。この開口部２７
を通して、ゲート１８と下層導電層２１とが接続される
。

つぎに、第１図（Ａ−１、Ａ−２）〜（Ｃ−１、Ｃ−２
）に従って、製造工程を説明する。なお、第１図（Ａ−
１）および（Ａ−２）までの工程についての説明は、本
発明と直接関連していないので省略する。

（Ａ）下層導電層２１を所定の形状にパターニングして
、ソース４３およびドレイン４４に接続されたパッド部
２４を形成する。パッド部２４を形成したことにより、
この段階でＭ　ＯＳ　）ランジスタの特性の中間測定が
可能である。中間測定結果により特性不良が発見された
ときには、以後の無駄な−「稈を行わないですむ。

（Ｂ）下層導電層２１を被覆するように層間絶縁層２３
を形成する。この層間絶縁層２３に、上記パッド部２４
に対応して開口部２６を形成し、下層導電層２１を露出
させる。本実施例においては、第１図（Ｂ−１）に示す
ように、各パッド毎に９個の開口部が形成される。なお
、この段階でＭＯＳトランジスタの特性を中間測定する
ことも０■能である。

（Ｃ）層間絶縁層２３上に上層導電層２２を堆積し、こ
のＬ層線電層２２を所定の形状にパターニングして、下
層導電層２１に接続されたパッド部２５を形成する。パ
ッド部２５を用いてＭＯＳトランジスタの最終的な特性
測定を行うことができる。なお、パッド部２４とパッド
部２５との構成材料の違いにより、測定用プローブの接
触抵抗が異なる場合があるが、このような場合には適当
なＴＥＧを用いて予め接触抵抗を確認する必要がある。

つぎに、本発明の他の実施例を第２図を用いて説明する
。

第２図（Ｃ−１）および（Ｃ−２）は、多層配線構造の
Ｍ　ＯＳ型シリコン半導体集積回路におけるＴＥＧ部分
の構造を示したものである。回路部分の製造工程は第３
図（Ａ）〜（Ｃ）に示したものと同様であり、第２図（
Ｃ−１）および（Ｃ−２）に示したものは第３図（Ｃ）
の工程に対応している。また、本実施例は、第２図（Ｃ
−１）および（Ｃ−２）に示した最終工程を除いて、第
１図に示した実施例とほぼ同様に構成されるため、第１
図に示した実施例と同一の部分には同一の番号を付しで
ある。

本実施例と第１図に示した実施例との特徴的な違いはつ
ぎの通りである。第１図（Ｃ−１）および（Ｃ−２）と
第２図（Ｃ−１）および（Ｃ−２）とを比較すれば明ら
かなように、第２図の場合には第１図のように上層導電
層２２を用いてパッドが形成されていない。すなわち、
第３図（Ｃ）の工程で上層導電層２２をパターニングす
る際、第２図に示した開口部２８上の上層導電層を除去
するものである。本実施例でも、第１図に示した実施例
と同様に、下層導電層２１をパターニングした段階ある
いは層間絶縁層２３に開口部２８を形成した段階で中間
ｌｌｌ定を行い、第２図（Ｃ−１）および（Ｃ−２）の
工程が終了したときに最終的な特性？ｌ１１定を行うこ
とができる。

［効果］ 本発明では、下層ｑ１重層を用いて半導体素子の特性１
４ｐＩ定用バツドを形成したため、最終工程まで待たな
くても半導体素子の特性の測定が可能となる。従って、
例えば中間測定の結果により特性不良が発見されたとき
には、以後の無駄な工程を行わないですむ。また、半導
体集積回路の試作段階においても、最終工程前に特性測
定が可能であるため、特性解析に効果的である。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるＴＥＧ部分の製
造工程を示した平面図および断面図、第２図は本発明の
第２の実施例におけるＴＥＧ部分の製造工程を示した平
面図および断面図、第３図は第１および第２の実施例に
おける回路部分の製造工程を示した断面図である。 ２１・・・・・・下層導電層 ２２・・・・・・に層線電層 ２３・・・・・・層間絶縁層 ２４・・・・・・パッド 以上

Claims (1)

1. 【特許請求の範囲】 下層配線を構成する下層導電層と、 上記下層導電層を被覆する層間絶縁層と、 上記層間絶縁層上に形成され上層配線を構成する上層導
   電層と を有する半導体集積回路基板において、 上記下層導電層を用いて半導体素子の特性測定用パッド
   を形成した 半導体集積回路基板。