JPH0153513B2 - - Google Patents
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- JPH0153513B2 JPH0153513B2 JP57020118A JP2011882A JPH0153513B2 JP H0153513 B2 JPH0153513 B2 JP H0153513B2 JP 57020118 A JP57020118 A JP 57020118A JP 2011882 A JP2011882 A JP 2011882A JP H0153513 B2 JPH0153513 B2 JP H0153513B2
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Classifications
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/11—Device type
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- General Physics & Mathematics (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は基本特性評価素子を組み込んだ半導体
装置及びその装置を用いた評価方法に関する。 〔発明の技術的背景とその問題点〕 LSIの開発において、該LSIを構成する各基本
素子の特性をおさえておくことは、LSIの諸特性
を理解する上で極めて重要である。これらの基本
素子としては、トランジスタ、フイールド寄生
MOSトランジスタ、配線層の抵抗、更には段差
部で各配線の段切チエツク用のパターン等多数の
ものがある。基本素子中のトランジスタとして
は、エンハンスメント型MOSトランジスタ、デ
イプレツシヨン型MOSトランジスタ、一層ゲー
ト構造のMOSトランジスタ、二層ゲート構造の
MOSトランジスタ、チヤンネル長の長さが異な
るMOSトランジスタ等がある。また、前記配線
としては、拡散層、第１ゲート電極、第２ゲート
電極、Al配線等、この配線についても多数種あ
る。結局のところ、LSIの開発に必要な基本素子
は10種類を下ることはないのが現状である。 ところで、LSI製品の開発初期には基本特性を
評価する素子〔以下TEG（Test Elementary
Group）と略す〕をまとめてウエハのLSIチツプ
の隣りに形成していた。しかしながら、こうした
構成では１つのウエハから製造されるLSIチツプ
の数が少なくなる。 このようなことから、従来では第１図に示す如
くLSIチツプ間の空いたウエハ上にTEGを設ける
ことが行なわれている。即ち、このTEGはウエ
ハ１に形成され、ソース２、ドレイン３及びゲー
ト電極４等からなるMOSトランジスタ５と、こ
のトランジスタ５のソース２、ドレイン３及びゲ
ート電極４に夫々Al配線６…を介して接続され
る測定用パツド部７1〜７3とから構成されてい
る。 しかしながら、上述したTEGを設けた半導体
装置にあつては、次のような欠点があつた。即
ち、MOSトランジスタ５の寸法は通常10μｍ×
20μｍ程度であるのに対し、測定用パツド７1〜７
３は測定時のプローブカードの精度、ボンデイン
グの制約などから、現在100μｍ角が標準となつ
ており、測定用パツド７1〜７3だけで多大な面積
を占めることになる。従つて、LSIチツプに上記
TEGを10個程度入れるだけで、大きな測定用パ
ツドが30個程度必要となり、LSIメモリ自身のパ
ツドが標準的なもので10数個であることを考える
と、多大な面積をとり、集積度の低下を招くこと
になる。現実には、LSIチツプ自体の面積が大き
くなつてしまうことから、TEGの数を数個に絞
つて対処している。しかし、こうしたことは、当
然のことながらLSIの特性評価を充分行なえなく
なる。 〔発明の目的〕 本発明は集積度の低下を招くことなく多数の評
価素子からなるTEGをLSIチツプ内に設けること
が可能で、かつLSIの評価を充分実行し得る半導
体装置及びその評価方法を提供しようとするもの
である。 〔発明の概要〕 本発明の半導体装置はLSIチツプ内に複数個の
基本特性評価素子を設けると共に、これら評価素
子中の最多端子数に対応する数のパツド部を設
け、これらパツド部を前記各評価素子と配線を介
して共通接続することによつて、LSIチツプ内に
集積度の低下を招くことなく多数の評価素子から
なるTEGを設けることを可能にしたものである。
こうした半導体装置により特性評価を行なうに
は、測定すべき評価素子以外の素子とパツド部と
を結線する配線をレーザビーム、電子ビーム等の
エネルギービームでトリミングして短絡させ、該
パツド部と結線する特定の評価素子の電気的諸特
性をプローブカード等によりパツド部を通じて測
定する。従つて、こうした方法によれば複数種の
評価素子から特定の評価素子を選んで評価できる
ため、高信頼性のLSIの開発、生産が可能とな
る。 また、別の本発明に係る半導体装置はLSIチツ
プ内に複数個の基本特性評価素子を設けると共
に、これら評価素子中の最多端子数に対応する数
のパツド部を設け、かつ一端が前記評価素子に、
他端が前記パツド部に接続され、途中に非導通部
を有する複数の配線を設けることによつて、LSI
チツプ内に集積度の低下を招くことなく多数の評
価素子からなるTEGを設けることを可能にした
ものである。こうした半導体装置の特性評価を行
なうには、測定すべき評価素子とパツド部との間
の配線の非導通部にレーザビーム、電子ビーム等
のエネルギービームを照射して測定すべき評価素
子とパツド部とを接続させ、該特定の評価素子の
電気的諸特性をプローブカード等によりパツド部
を通じて測定する。こうした方法によれば前記方
法と同様、高信頼性のLSIの開発、生産が可能と
なる。 〔発明の実施例〕 本実施例を第２図を参照して説明する。 図中の１１は図示しないLSIチツプ内のウエハ
１２に設けられたTEGである。このTEG１１
は、ウエハ１２上に設けられ、ソース１３、ドレ
イン１４及びゲート電極１５からなる13個の基本
特性評価素子としてのMOSトランジスタ１６1〜
１６13と、同ウエハ１２上に設けられた３個の他
の基本特性評価素子としての抵抗素子１７1〜１
７3と、同ウエハ１２上に設けられ、基本特性素
子中の最多端子数に相当する数、つまりMOSト
ランジスタのソース１３、ドレイン１４及びゲー
ト電極１５に対応する３つの測定用パツド部１８
１〜１８3とを備えている。前記各MOSトランジ
スタ１６1〜１６13のソース１３及びドレイン１
４は第１、第２のAl分枝配線１９1…，１９2…及
びこれらAl分枝配線１９1…，１９2…とつながる
第１のAl主配線２０1を介して前記第１、第２の
測定用パツド１８1，１８2に接続されている。ま
た、前記各MOSトランジスタ１６1〜１６13のゲ
ート電極１５は第３のAl分枝配線１９3…及びこ
れらAl分枝配線１９3…とつながる第２のAl主配
線２０2を介して第３の測定用パツド部１８3に接
続されている。更に、前記３つの抵抗素子１７1
〜１７3はその一端を第４のAl分枝配線１９4…及
びこれらAl分枝配線１９4…とつながり、かつ前
記第１のAl主配線２０1とつながる第３のAl主配
線２０3を介して前記第１のパツド部１８1に、他
端を第５のAl分枝配線１９5…及びこれらAl分枝
配線１９5…とつながりかつ前記第１のAl主配線
２０1とつながる第４のAl主配線２０4を介して前
記第２のパツド部１８2に、夫々接続されている。 次に、上記第２図図示の半導体装置の評価方法
を説明する。 MOSトランジスタ１６1が測定すべき基本特性
評価素子である場合、まず、該トランジスタ１６
１以外のトランジスタ１６2〜１６13のソース１
３、ドレイン１４及びゲート１５に接続する第
１、第２、第３のAl分枝配線１９1…，１９2…，
１９3…を夫々レーザビームでトリミングしてこ
れらMOSトランジスタ１６2〜１６17を測定用パ
ツド部１８1〜１８3から切り離なす。つづいて、
第１及び第２の測定用パツド部１８1，１８2に近
い側の第３、第４のAl主配線２０3，２０4部分を
夫々レーザビームでトリミングして抵抗素子１７
１〜１７3を第１、第２の測定用パツド部１８1，
１８2から切り離なす。次いで、MOSトランジス
タ１６1のソース１３，ドレイン１４に接続され
る第１及び第２のAl分枝配線１９1，１９2間の第
１のAl主配線２０1部分をレーザビームでトリミ
ングすることにより、該MOSトランジスタ１６1
のソース１３は第１のAl分枝配線１９1及び第１
のAl主配線２０1を介して第１の測定用パツド部
１８1に、ドレイン１４は第２のAl分枝配線１９2
及び第１のAl主配線２０1を介して第２の測定用
パツド部１８2に、ゲート電極１５は第３のAl分
枝配線１９3及び第２のAl主配線２０2を介して第
３の測定用パツド部１８3に、夫々接続されるこ
とになる（第３図図示）。その後、プローブカー
ド等を各測定用パツド部１８1〜１８3に接触さ
せ、特定のMOSトランジスタ１６1の電気的諸特
性を測定することにより、図示しないLSIチツプ
の評価を行なう。なお、他のMOSトランジスタ、
抵抗素子を測定したい場合も、それらトランジス
タや抵抗素子の配線を残し、他の配線をトリミン
グすれば同様に測定できる。 したがつて、本発明によれば基本特性評価素子
中の最多端子数、つまりMOSトランジスタの端
子数で決まる３つの測定用パツド部１８1〜１８3
だけで第１図図示の従来のTEGの面積とほとん
ど変らず基本特性評価素子としての13個のMOS
トランジスタ１６1〜１６13及び３つの抵抗素子
１７1〜１７3を入れたTEG１１をLSIチツプ内に
設けることができるため、LSIチツプの面積増大
を招くことなく、LSIチツプ中の各種の素子の診
断が可能でLSIの開発等に有効な半導体装置を得
ることができる。特にLSIの開発が進むにつれて
TEGを測る必要性が低くなり、LSIの特性がおか
しい場合や何ロツトかに１回TEGを測るように
なる。このような場合、どのTEG中の基本特性
評価素子の特性が必要になるか予想がつかないこ
とが多く、本発明の如く複数の基本特性評価素子
からなるTEGを設けた構成の半導体装置は好適
である。 また、レーザビームによるトリミングは近年の
冗長回路の採用により高い技術が確立され、所要
時間も少なく合わせ精度なども極めて高いため
に、こうしたレーザビームを用いる本発明方法は
簡便かつ高精度のLSI評価が可能となる。特に、
冗長回路を組込んだLSIでは冗長回路等をレーザ
ビームでトリミングする際、同時にTEG１１の
配線のトリミングを行なえば手間もあまりかから
ないという利点を有する。 なお、上記実施例の半導体装置では１チツプで
１つの基本特性評価素子しか測定できないが、ウ
エハ上には多くのチツプが設けられているので、
各チツプのTEG中の測るべき基本特性評価素子
を変えれば、全ての評価素子の測定することがで
きる。また、場合によつてはTEG中のどれか１
つの基本特性評価素子の特性をウエハ全体に亘つ
て評価することもあり、こうした時には各チツプ
と同じようにトリミングすればよい。 上記実施例では、Al配線をトリミングする例
を示したが、第４図に示す如くAl配線１９を多
結晶シリコン層２３でつなぎ、この多結晶シリコ
ン層２３部分をレーザビーム等のエネルギービー
ムでトリミングしてもよい。 上記実施例ではレーザビームで配線をトリミン
グすると、トリミングされた配線につながる
MOSトランジスタや抵抗素子等の基本特性評価
素子は測定用パツド部から切り離なされ、再度、
その素子の特定測定はできない。このような場
合、第５図に示す如く２つの高濃度不純物領域、
例えばN+型領域２１1，２１2と、これら領域２
１1，２１2間に介装された不純物を含まない真性
半導体の高抵抗領域２２とを有する多結晶シリコ
ン層２３を、例えばAl分枝配線１９に対してバ
イパスとなるように接続する。かかる構成によれ
ば多結晶シリコン層２３に対向するAl分枝配線
１９をレーザビーム等のエネルギービームでトリ
ミングすると、前記多結晶シリコン層２３は高抵
抗領域２２を有し、非導通状態となつているた
め、Al分枝配線１９につながる例えばMOSトラ
ンジスタのソースは測定用パツド部に対して切り
離される。この後、切り離されたMOSトランジ
スタを再び測定した時には、第６図に示す如く多
結晶シリコン層２３にレーザビームを照射するこ
とによつて、２つのN+型領域２１1，２１2から
ｎ型不純物が高抵抗領域２２に拡散して再び
MOSトランジスタのソースはAl分枝配線１９及
び多結晶シリコン層を介して測定用パツド部に導
通させることができる。なお、第６図中の２４は
SiO2膜である。 次に、本発明の別の半導体装置を第７図を参照
して説明する。 図中の１１′は図示しないLSIチツプ内のウエ
ハ１２に設けられたTEGである。このTEG１
１′は前記第２図のTEGと同様ソース１３、ドレ
イン１４及びゲート電極１５からなる13個の
MOSトランジスタ１６1，１６2（１６3〜１６13は
図示せず）と、３個の抵抗素子１７1〜１７3と、
３つの測定用パツド部（図示せず）とを備えてい
る。そして、MOSトランジスタ１６1，１６2…
のソース１３及びドレイン１４に夫々接続される
第１、第２のAl分枝配線１９1…，１９2…、同ト
ランジスタ１６1，１６2…のゲート電極１５に接
続される第３のAl分枝配線１９3…、及び抵抗素
子１７1〜１７3の両端に接続される第４、第５の
Al分枝配線１９5（第４のAl分枝配線は図示せ
ず）、の途中には２つのN+型領域２１1，２１2
と、これら領域２１1，２１2間に介在された不純
物を含まない真性半導体の高抵抗領域２２とを有
する多結晶シリコン層（非導通部）２３…が設け
られている。また、第１及び第２のAl分枝配線
１９1と１９2の分枝部間に位置する第１のAl主配
線２０1部分、及び第１のAl主配線２０1と第３、
第４のAl主配線２０4（第３のAl主配線は図示せ
ず）の連結部付近にも前記と同構造の多結晶シリ
コン層（非導通部）２３…が設けられている。 上記構成の半導体装置において、MOSトラン
ジスタ１６1が測定すべき基本特性評価素子であ
る場合、まず該トランジスタ１６1のソース１３
に接続する第１のAl分枝配線１９1の途中に設け
られた多結晶シリコン層２３に既述した第６図図
示と同様にレーザビームを照射して、２つのN+
型領域２１1，２１2からｎ型不純物を高抵抗領域
２２に拡散させ、導通状態とすることにより、同
分枝配線１９1を第１のAl主配線２０1に接続させ
る。更にMOSトランジスタ１６1の第１及び第２
のAl分枝配線１９1，１９2の分枝部間に位置する
第１のAl主配線２０1部分に設けた多結晶シリコ
ン層２３を除く、同Al主配線２０1に介装した多
結晶シリコン層２３にレーザビームを同様に照射
する。これによつて前記MOSトランジスタ１６1
のソース１３が第１のAl分枝配線１９1及び第１
のAl主配線２０1を介して図示しない第１の測定
用パツド部に接続される。つづいて、前記MOS
トランジスタ１６1のドレイン１４に接続される
第２のAl分枝配線１９2の途中に設けられた多結
晶シリコン層２３にレーザビームを照射して同多
結晶シリコン層２３を導通状態にすることによ
り、該トランジスタ１６1のドレイン１４を第２
のAl分枝配線１９2及び第１のAl主配線２０1を
介して図示しない第２の測定用パツド部に接続す
る。最後に、前記MOSトランジスタ１６1のゲー
ト電極１５に接続される第３のAl分枝配線１９3
の途中に設けた多結晶シリコン層２３にレーザビ
ームを照射して同多結晶シリコン層２３を導通状
態にすることにより、該トランジスタ１６1のゲ
ート電極１５を第３のAl分枝配線１９3及び第２
のAl主配線２０2を介して図示しない第３の測定
用パツド部に接続する。このような工程により
MOSトランジスタ１６1のみが第１〜第３の測定
用パツド部に接続される。その後、プローブカー
ド等を各測定用パツド部に接触させ、特定の
MOSトランジスタ１６1の電気的諸特性を測定す
ることにより、図示しないLSIチツプの評価を行
なうことができる。 〔発明の効果〕 以上詳述した如く、本発明によれば集積度の低
下（面積増大）を招くことなく多数の素子特性評
価素子からなるTEGをLSIチツプ内に設けること
ができ、各種の評価素子の評価、診断を実行でき
る半導体装置、並びにかかる評価のための素子の
電気的諸特性の測定を簡便かつ高精度で行なうこ
とができ、LSIの開発に有効に寄与し得る評価方
法を提供できるものである。
装置及びその装置を用いた評価方法に関する。 〔発明の技術的背景とその問題点〕 LSIの開発において、該LSIを構成する各基本
素子の特性をおさえておくことは、LSIの諸特性
を理解する上で極めて重要である。これらの基本
素子としては、トランジスタ、フイールド寄生
MOSトランジスタ、配線層の抵抗、更には段差
部で各配線の段切チエツク用のパターン等多数の
ものがある。基本素子中のトランジスタとして
は、エンハンスメント型MOSトランジスタ、デ
イプレツシヨン型MOSトランジスタ、一層ゲー
ト構造のMOSトランジスタ、二層ゲート構造の
MOSトランジスタ、チヤンネル長の長さが異な
るMOSトランジスタ等がある。また、前記配線
としては、拡散層、第１ゲート電極、第２ゲート
電極、Al配線等、この配線についても多数種あ
る。結局のところ、LSIの開発に必要な基本素子
は10種類を下ることはないのが現状である。 ところで、LSI製品の開発初期には基本特性を
評価する素子〔以下TEG（Test Elementary
Group）と略す〕をまとめてウエハのLSIチツプ
の隣りに形成していた。しかしながら、こうした
構成では１つのウエハから製造されるLSIチツプ
の数が少なくなる。 このようなことから、従来では第１図に示す如
くLSIチツプ間の空いたウエハ上にTEGを設ける
ことが行なわれている。即ち、このTEGはウエ
ハ１に形成され、ソース２、ドレイン３及びゲー
ト電極４等からなるMOSトランジスタ５と、こ
のトランジスタ５のソース２、ドレイン３及びゲ
ート電極４に夫々Al配線６…を介して接続され
る測定用パツド部７1〜７3とから構成されてい
る。 しかしながら、上述したTEGを設けた半導体
装置にあつては、次のような欠点があつた。即
ち、MOSトランジスタ５の寸法は通常10μｍ×
20μｍ程度であるのに対し、測定用パツド７1〜７
３は測定時のプローブカードの精度、ボンデイン
グの制約などから、現在100μｍ角が標準となつ
ており、測定用パツド７1〜７3だけで多大な面積
を占めることになる。従つて、LSIチツプに上記
TEGを10個程度入れるだけで、大きな測定用パ
ツドが30個程度必要となり、LSIメモリ自身のパ
ツドが標準的なもので10数個であることを考える
と、多大な面積をとり、集積度の低下を招くこと
になる。現実には、LSIチツプ自体の面積が大き
くなつてしまうことから、TEGの数を数個に絞
つて対処している。しかし、こうしたことは、当
然のことながらLSIの特性評価を充分行なえなく
なる。 〔発明の目的〕 本発明は集積度の低下を招くことなく多数の評
価素子からなるTEGをLSIチツプ内に設けること
が可能で、かつLSIの評価を充分実行し得る半導
体装置及びその評価方法を提供しようとするもの
である。 〔発明の概要〕 本発明の半導体装置はLSIチツプ内に複数個の
基本特性評価素子を設けると共に、これら評価素
子中の最多端子数に対応する数のパツド部を設
け、これらパツド部を前記各評価素子と配線を介
して共通接続することによつて、LSIチツプ内に
集積度の低下を招くことなく多数の評価素子から
なるTEGを設けることを可能にしたものである。
こうした半導体装置により特性評価を行なうに
は、測定すべき評価素子以外の素子とパツド部と
を結線する配線をレーザビーム、電子ビーム等の
エネルギービームでトリミングして短絡させ、該
パツド部と結線する特定の評価素子の電気的諸特
性をプローブカード等によりパツド部を通じて測
定する。従つて、こうした方法によれば複数種の
評価素子から特定の評価素子を選んで評価できる
ため、高信頼性のLSIの開発、生産が可能とな
る。 また、別の本発明に係る半導体装置はLSIチツ
プ内に複数個の基本特性評価素子を設けると共
に、これら評価素子中の最多端子数に対応する数
のパツド部を設け、かつ一端が前記評価素子に、
他端が前記パツド部に接続され、途中に非導通部
を有する複数の配線を設けることによつて、LSI
チツプ内に集積度の低下を招くことなく多数の評
価素子からなるTEGを設けることを可能にした
ものである。こうした半導体装置の特性評価を行
なうには、測定すべき評価素子とパツド部との間
の配線の非導通部にレーザビーム、電子ビーム等
のエネルギービームを照射して測定すべき評価素
子とパツド部とを接続させ、該特定の評価素子の
電気的諸特性をプローブカード等によりパツド部
を通じて測定する。こうした方法によれば前記方
法と同様、高信頼性のLSIの開発、生産が可能と
なる。 〔発明の実施例〕 本実施例を第２図を参照して説明する。 図中の１１は図示しないLSIチツプ内のウエハ
１２に設けられたTEGである。このTEG１１
は、ウエハ１２上に設けられ、ソース１３、ドレ
イン１４及びゲート電極１５からなる13個の基本
特性評価素子としてのMOSトランジスタ１６1〜
１６13と、同ウエハ１２上に設けられた３個の他
の基本特性評価素子としての抵抗素子１７1〜１
７3と、同ウエハ１２上に設けられ、基本特性素
子中の最多端子数に相当する数、つまりMOSト
ランジスタのソース１３、ドレイン１４及びゲー
ト電極１５に対応する３つの測定用パツド部１８
１〜１８3とを備えている。前記各MOSトランジ
スタ１６1〜１６13のソース１３及びドレイン１
４は第１、第２のAl分枝配線１９1…，１９2…及
びこれらAl分枝配線１９1…，１９2…とつながる
第１のAl主配線２０1を介して前記第１、第２の
測定用パツド１８1，１８2に接続されている。ま
た、前記各MOSトランジスタ１６1〜１６13のゲ
ート電極１５は第３のAl分枝配線１９3…及びこ
れらAl分枝配線１９3…とつながる第２のAl主配
線２０2を介して第３の測定用パツド部１８3に接
続されている。更に、前記３つの抵抗素子１７1
〜１７3はその一端を第４のAl分枝配線１９4…及
びこれらAl分枝配線１９4…とつながり、かつ前
記第１のAl主配線２０1とつながる第３のAl主配
線２０3を介して前記第１のパツド部１８1に、他
端を第５のAl分枝配線１９5…及びこれらAl分枝
配線１９5…とつながりかつ前記第１のAl主配線
２０1とつながる第４のAl主配線２０4を介して前
記第２のパツド部１８2に、夫々接続されている。 次に、上記第２図図示の半導体装置の評価方法
を説明する。 MOSトランジスタ１６1が測定すべき基本特性
評価素子である場合、まず、該トランジスタ１６
１以外のトランジスタ１６2〜１６13のソース１
３、ドレイン１４及びゲート１５に接続する第
１、第２、第３のAl分枝配線１９1…，１９2…，
１９3…を夫々レーザビームでトリミングしてこ
れらMOSトランジスタ１６2〜１６17を測定用パ
ツド部１８1〜１８3から切り離なす。つづいて、
第１及び第２の測定用パツド部１８1，１８2に近
い側の第３、第４のAl主配線２０3，２０4部分を
夫々レーザビームでトリミングして抵抗素子１７
１〜１７3を第１、第２の測定用パツド部１８1，
１８2から切り離なす。次いで、MOSトランジス
タ１６1のソース１３，ドレイン１４に接続され
る第１及び第２のAl分枝配線１９1，１９2間の第
１のAl主配線２０1部分をレーザビームでトリミ
ングすることにより、該MOSトランジスタ１６1
のソース１３は第１のAl分枝配線１９1及び第１
のAl主配線２０1を介して第１の測定用パツド部
１８1に、ドレイン１４は第２のAl分枝配線１９2
及び第１のAl主配線２０1を介して第２の測定用
パツド部１８2に、ゲート電極１５は第３のAl分
枝配線１９3及び第２のAl主配線２０2を介して第
３の測定用パツド部１８3に、夫々接続されるこ
とになる（第３図図示）。その後、プローブカー
ド等を各測定用パツド部１８1〜１８3に接触さ
せ、特定のMOSトランジスタ１６1の電気的諸特
性を測定することにより、図示しないLSIチツプ
の評価を行なう。なお、他のMOSトランジスタ、
抵抗素子を測定したい場合も、それらトランジス
タや抵抗素子の配線を残し、他の配線をトリミン
グすれば同様に測定できる。 したがつて、本発明によれば基本特性評価素子
中の最多端子数、つまりMOSトランジスタの端
子数で決まる３つの測定用パツド部１８1〜１８3
だけで第１図図示の従来のTEGの面積とほとん
ど変らず基本特性評価素子としての13個のMOS
トランジスタ１６1〜１６13及び３つの抵抗素子
１７1〜１７3を入れたTEG１１をLSIチツプ内に
設けることができるため、LSIチツプの面積増大
を招くことなく、LSIチツプ中の各種の素子の診
断が可能でLSIの開発等に有効な半導体装置を得
ることができる。特にLSIの開発が進むにつれて
TEGを測る必要性が低くなり、LSIの特性がおか
しい場合や何ロツトかに１回TEGを測るように
なる。このような場合、どのTEG中の基本特性
評価素子の特性が必要になるか予想がつかないこ
とが多く、本発明の如く複数の基本特性評価素子
からなるTEGを設けた構成の半導体装置は好適
である。 また、レーザビームによるトリミングは近年の
冗長回路の採用により高い技術が確立され、所要
時間も少なく合わせ精度なども極めて高いため
に、こうしたレーザビームを用いる本発明方法は
簡便かつ高精度のLSI評価が可能となる。特に、
冗長回路を組込んだLSIでは冗長回路等をレーザ
ビームでトリミングする際、同時にTEG１１の
配線のトリミングを行なえば手間もあまりかから
ないという利点を有する。 なお、上記実施例の半導体装置では１チツプで
１つの基本特性評価素子しか測定できないが、ウ
エハ上には多くのチツプが設けられているので、
各チツプのTEG中の測るべき基本特性評価素子
を変えれば、全ての評価素子の測定することがで
きる。また、場合によつてはTEG中のどれか１
つの基本特性評価素子の特性をウエハ全体に亘つ
て評価することもあり、こうした時には各チツプ
と同じようにトリミングすればよい。 上記実施例では、Al配線をトリミングする例
を示したが、第４図に示す如くAl配線１９を多
結晶シリコン層２３でつなぎ、この多結晶シリコ
ン層２３部分をレーザビーム等のエネルギービー
ムでトリミングしてもよい。 上記実施例ではレーザビームで配線をトリミン
グすると、トリミングされた配線につながる
MOSトランジスタや抵抗素子等の基本特性評価
素子は測定用パツド部から切り離なされ、再度、
その素子の特定測定はできない。このような場
合、第５図に示す如く２つの高濃度不純物領域、
例えばN+型領域２１1，２１2と、これら領域２
１1，２１2間に介装された不純物を含まない真性
半導体の高抵抗領域２２とを有する多結晶シリコ
ン層２３を、例えばAl分枝配線１９に対してバ
イパスとなるように接続する。かかる構成によれ
ば多結晶シリコン層２３に対向するAl分枝配線
１９をレーザビーム等のエネルギービームでトリ
ミングすると、前記多結晶シリコン層２３は高抵
抗領域２２を有し、非導通状態となつているた
め、Al分枝配線１９につながる例えばMOSトラ
ンジスタのソースは測定用パツド部に対して切り
離される。この後、切り離されたMOSトランジ
スタを再び測定した時には、第６図に示す如く多
結晶シリコン層２３にレーザビームを照射するこ
とによつて、２つのN+型領域２１1，２１2から
ｎ型不純物が高抵抗領域２２に拡散して再び
MOSトランジスタのソースはAl分枝配線１９及
び多結晶シリコン層を介して測定用パツド部に導
通させることができる。なお、第６図中の２４は
SiO2膜である。 次に、本発明の別の半導体装置を第７図を参照
して説明する。 図中の１１′は図示しないLSIチツプ内のウエ
ハ１２に設けられたTEGである。このTEG１
１′は前記第２図のTEGと同様ソース１３、ドレ
イン１４及びゲート電極１５からなる13個の
MOSトランジスタ１６1，１６2（１６3〜１６13は
図示せず）と、３個の抵抗素子１７1〜１７3と、
３つの測定用パツド部（図示せず）とを備えてい
る。そして、MOSトランジスタ１６1，１６2…
のソース１３及びドレイン１４に夫々接続される
第１、第２のAl分枝配線１９1…，１９2…、同ト
ランジスタ１６1，１６2…のゲート電極１５に接
続される第３のAl分枝配線１９3…、及び抵抗素
子１７1〜１７3の両端に接続される第４、第５の
Al分枝配線１９5（第４のAl分枝配線は図示せ
ず）、の途中には２つのN+型領域２１1，２１2
と、これら領域２１1，２１2間に介在された不純
物を含まない真性半導体の高抵抗領域２２とを有
する多結晶シリコン層（非導通部）２３…が設け
られている。また、第１及び第２のAl分枝配線
１９1と１９2の分枝部間に位置する第１のAl主配
線２０1部分、及び第１のAl主配線２０1と第３、
第４のAl主配線２０4（第３のAl主配線は図示せ
ず）の連結部付近にも前記と同構造の多結晶シリ
コン層（非導通部）２３…が設けられている。 上記構成の半導体装置において、MOSトラン
ジスタ１６1が測定すべき基本特性評価素子であ
る場合、まず該トランジスタ１６1のソース１３
に接続する第１のAl分枝配線１９1の途中に設け
られた多結晶シリコン層２３に既述した第６図図
示と同様にレーザビームを照射して、２つのN+
型領域２１1，２１2からｎ型不純物を高抵抗領域
２２に拡散させ、導通状態とすることにより、同
分枝配線１９1を第１のAl主配線２０1に接続させ
る。更にMOSトランジスタ１６1の第１及び第２
のAl分枝配線１９1，１９2の分枝部間に位置する
第１のAl主配線２０1部分に設けた多結晶シリコ
ン層２３を除く、同Al主配線２０1に介装した多
結晶シリコン層２３にレーザビームを同様に照射
する。これによつて前記MOSトランジスタ１６1
のソース１３が第１のAl分枝配線１９1及び第１
のAl主配線２０1を介して図示しない第１の測定
用パツド部に接続される。つづいて、前記MOS
トランジスタ１６1のドレイン１４に接続される
第２のAl分枝配線１９2の途中に設けられた多結
晶シリコン層２３にレーザビームを照射して同多
結晶シリコン層２３を導通状態にすることによ
り、該トランジスタ１６1のドレイン１４を第２
のAl分枝配線１９2及び第１のAl主配線２０1を
介して図示しない第２の測定用パツド部に接続す
る。最後に、前記MOSトランジスタ１６1のゲー
ト電極１５に接続される第３のAl分枝配線１９3
の途中に設けた多結晶シリコン層２３にレーザビ
ームを照射して同多結晶シリコン層２３を導通状
態にすることにより、該トランジスタ１６1のゲ
ート電極１５を第３のAl分枝配線１９3及び第２
のAl主配線２０2を介して図示しない第３の測定
用パツド部に接続する。このような工程により
MOSトランジスタ１６1のみが第１〜第３の測定
用パツド部に接続される。その後、プローブカー
ド等を各測定用パツド部に接触させ、特定の
MOSトランジスタ１６1の電気的諸特性を測定す
ることにより、図示しないLSIチツプの評価を行
なうことができる。 〔発明の効果〕 以上詳述した如く、本発明によれば集積度の低
下（面積増大）を招くことなく多数の素子特性評
価素子からなるTEGをLSIチツプ内に設けること
ができ、各種の評価素子の評価、診断を実行でき
る半導体装置、並びにかかる評価のための素子の
電気的諸特性の測定を簡便かつ高精度で行なうこ
とができ、LSIの開発に有効に寄与し得る評価方
法を提供できるものである。
第１図は従来の半導体装置におけるLSIチツプ
内に設けられるTEGの平面図、第２図は本発明
の一実施例を示す半導体装置におけるLSIチツプ
内に設けられるTEGの平面図、第３図は第２図
の半導体装置におけるTEGの評価方法を説明す
るための平面図、第４図及び第５図は夫々本発明
の他の実施例を示す配線の平面図、第６図は非導
通部としての多結晶シリコン層にレーザビームを
照射する工程を示す斜視図、第７図は本発明の別
の半導体装置におけるLSIチツプ内に設けられる
TEGの部分平面図である。 １１，１１′……TEG、１２……ウエハ、１３
……ソース、１４……ドレイン、１５……ゲート
電極、１６1〜１６13……MOSトランジスタ、１
７1〜１７3……抵抗素子、１８1〜１８3……測定
用パツド部、１９1，１９2，１９3，１９4，１９
５，１９……Al分枝配線、２０1，２０2，２０3，
２０4……Al主配線、２１1，２１2……N+型領
域、２２……高抵抗領域、２３……多結晶シリコ
ン層。
内に設けられるTEGの平面図、第２図は本発明
の一実施例を示す半導体装置におけるLSIチツプ
内に設けられるTEGの平面図、第３図は第２図
の半導体装置におけるTEGの評価方法を説明す
るための平面図、第４図及び第５図は夫々本発明
の他の実施例を示す配線の平面図、第６図は非導
通部としての多結晶シリコン層にレーザビームを
照射する工程を示す斜視図、第７図は本発明の別
の半導体装置におけるLSIチツプ内に設けられる
TEGの部分平面図である。 １１，１１′……TEG、１２……ウエハ、１３
……ソース、１４……ドレイン、１５……ゲート
電極、１６1〜１６13……MOSトランジスタ、１
７1〜１７3……抵抗素子、１８1〜１８3……測定
用パツド部、１９1，１９2，１９3，１９4，１９
５，１９……Al分枝配線、２０1，２０2，２０3，
２０4……Al主配線、２１1，２１2……N+型領
域、２２……高抵抗領域、２３……多結晶シリコ
ン層。
Claims (1)
- 【特許請求の範囲】 １ LSIチツプ内に設けられた複数個の基本特性
評価素子と、これら評価素子にレーザビームでト
リミングされる配線を介して共通に接続されたパ
ツド部とを具備したことを特徴とする半導体装
置。 ２ レーザビームでトリミングされる配線部分が
多結晶シリコンからなることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３ LSIチツプ内に設けられた複数個の基本特性
評価素子と、これら評価素子に配線を介して共通
に接続されたパツド部とを具備し、測定すべき評
価素子以外の素子とパツド部とを結線する配線を
エネルギービームでトリミングせしめ、該パツド
部と結線する評価素子の電気的諸特性をパツド部
を通じて測定することにより前記LSIの評価を行
なうことを特徴とする半導体装置の評価方法。 ４ エネルギービームとしてレーザビームを用い
ることを特徴とする特許請求の範囲第３項記載の
半導体装置の評価方法。 ５ エネルギービームによる配線のトリミング
を、LSI中の組込まれた冗長回路に接続した配線
のトリミングと同時に行なうことを特徴とする特
許請求の範囲第３項記載の半導体装置の評価方
法。 ６ LSIチツプ内に設けられた複数個の基本特性
評価素子と、前記LSIチツプ内に設けられたパツ
ド部と、一端を前記評価素子に他端を前記パツド
部に接続され途中に非導通部を有する複数の配線
とを具備したことを特徴とする半導体装置。 ７ 非導通部が２つの高濃度不純物領域の間に不
純物を含まない高抵抗領域を介在させた半導体層
から構成されていることを特徴とする特許請求の
範囲第６項記載の半導体装置。 ８ LSIチツプ内に設けられた複数個の基本特性
評価素子と、前記LSIチツプ内に設けられたパツ
ド部と、一端を前記評価素子に、他端を前記パツ
ド部に接続された途中に非導通部を有する複数の
配線とを具備し、測定すべき評価素子とパツド部
との間の配線の非導通部にエネルギービームを照
射して測定すべき評価素子とパツド部とを接続さ
せ、該評価素子の電気的諸特性をパツド部を通じ
て測定することにより前記LSIの評価を行なうこ
とを特徴とする半導体装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020118A JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020118A JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58138064A JPS58138064A (ja) | 1983-08-16 |
| JPH0153513B2 true JPH0153513B2 (ja) | 1989-11-14 |
Family
ID=12018201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020118A Granted JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58138064A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272123A (ja) * | 1985-09-25 | 1987-04-02 | Mitsubishi Electric Corp | パタ−ン欠陥検査修正方法 |
| JPS63122231A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 多層回路基板 |
| JP5350475B2 (ja) * | 2009-06-09 | 2013-11-27 | シャープ株式会社 | 電子装置 |
-
1982
- 1982-02-10 JP JP57020118A patent/JPS58138064A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58138064A (ja) | 1983-08-16 |
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