JPS58138064A - 半導体装置及びその評価方法 - Google Patents
半導体装置及びその評価方法Info
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- JPS58138064A JPS58138064A JP57020118A JP2011882A JPS58138064A JP S58138064 A JPS58138064 A JP S58138064A JP 57020118 A JP57020118 A JP 57020118A JP 2011882 A JP2011882 A JP 2011882A JP S58138064 A JPS58138064 A JP S58138064A
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- wiring
- semiconductor device
- elements
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は基本特性評価素子を麟み込んだ半導体装置及び
その装置を用い友評価方法に関する。
その装置を用い友評価方法に関する。
ＬｌｉＩの開発において、＃Ｌ８Ｉｉ構成する各基本素
子の特性をおさえておくことは、Ｌ８１の緒特性を理解
する上で極めて重畳である。これらの基本素子としては
、トランジスタ、フィールド寄生ＭＯＩ９ ）ランゾス
タ、配線層の抵抗、更には段差部で６配線の段切チェッ
ク用の・皆ターン等多数のものがある。基本素子中のト
ランジスタとしては、エンハンスメント１１Ｍ０１１）
ランゾスタ、ディゾレ、ジョン１１Ｍ０１１）ランゾス
タ、一層ｒ−）構造のＭＯＢ ）ランゾスタ、二層ダー
ト構造のＭＯＢ ）ランゾスタ、チャンネル長の長さが
異なるＭＯＢ）ランジスタ轡がある。また、前記配線と
しては、拡散層、第１ ｒ −）電極、第２ダート電極
、ｋｌ配線等、この配線についても多数種ある。結局の
とζろ、Ｌ８Ｉの開発に必要な基本素子は１０種類を下
ることはないのが現状である。
子の特性をおさえておくことは、Ｌ８１の緒特性を理解
する上で極めて重畳である。これらの基本素子としては
、トランジスタ、フィールド寄生ＭＯＩ９ ）ランゾス
タ、配線層の抵抗、更には段差部で６配線の段切チェッ
ク用の・皆ターン等多数のものがある。基本素子中のト
ランジスタとしては、エンハンスメント１１Ｍ０１１）
ランゾスタ、ディゾレ、ジョン１１Ｍ０１１）ランゾス
タ、一層ｒ−）構造のＭＯＢ ）ランゾスタ、二層ダー
ト構造のＭＯＢ ）ランゾスタ、チャンネル長の長さが
異なるＭＯＢ）ランジスタ轡がある。また、前記配線と
しては、拡散層、第１ ｒ −）電極、第２ダート電極
、ｋｌ配線等、この配線についても多数種ある。結局の
とζろ、Ｌ８Ｉの開発に必要な基本素子は１０種類を下
ることはないのが現状である。
ところで、Ｌ８１製品の開発初期には基本特性を評価す
る素子〔以下Ｔｌ１Ｇ（Ｔｅｓｔ Ｅｌ＠ｍ＠ｎｔａｒ
ｙＧｒｏｕｐ）と略す）ｆ：１とめてウェハのＬＳＩチ
、ｆの隣りに形成していた。しかしながら、こうし九構
成では１つのウニ／Ｓから製造されるＬ８Ｉテ、ｆの数
が少なくなる。
る素子〔以下Ｔｌ１Ｇ（Ｔｅｓｔ Ｅｌ＠ｍ＠ｎｔａｒ
ｙＧｒｏｕｐ）と略す）ｆ：１とめてウェハのＬＳＩチ
、ｆの隣りに形成していた。しかしながら、こうし九構
成では１つのウニ／Ｓから製造されるＬ８Ｉテ、ｆの数
が少なくなる。
このようなことから、従来では第１１１に示す如（ＬＳ
Ｉチ、デ関の空いたウニＩ・上にＴＩＧ ｌ設けること
が行なわれている。即ち、このＴＥＧ ＦｉウェハＩＫ
形威され、ソース２．ドレイン３及びダート電極４等か
らなるＭＯＢ）ランゾスタ５と、このトランジスタ５の
ソース２．ドレインＳ及びゲート電極４に夫々ＡＡ配線
ｅ・・・を介して接続される測定用・譬、ド部１１〜１
婁とから構成されている。
Ｉチ、デ関の空いたウニＩ・上にＴＩＧ ｌ設けること
が行なわれている。即ち、このＴＥＧ ＦｉウェハＩＫ
形威され、ソース２．ドレイン３及びダート電極４等か
らなるＭＯＢ）ランゾスタ５と、このトランジスタ５の
ソース２．ドレインＳ及びゲート電極４に夫々ＡＡ配線
ｅ・・・を介して接続される測定用・譬、ド部１１〜１
婁とから構成されている。
しかしながら、上述したＴＷＧを設けた半導体装置にあ
っては、次のような欠点がありた。即ち、ＭＯＳトラン
ジスタ５０寸法は通常１０μｍＸ２０μ履１１ｆである
のに対し、測定用ノ譬ツド１１〜７ｓは測定時のブロー
！カードの精度、−ンディンダの制約などから、現在１
００μｍ角が標準となりてお勤、測定用ノ臂、ドｒ１〜
７■だけで多大な面積を占めることＫする。従りて、Ｌ
ＳＩチ、デに上記’ｒｌｃＧを１０個Ｓ度入れるだけで
、大きな１ｌｌｌ定用ノ臂、ドが３０個程度必要となり
、 ＬＳＩメモリ゛自身のパッドが標準的なものでｌＯ
数個であることを考えると、多大な面積を”′とり、集
積度の低下を招くことになる。ｉＡ夷には、ＬＳＩチッ
プ自体の面積が大きくなりてしまうことから、丁ＩＣＧ
の数を数個に絞りて対処している。しかし、ζうした仁
とは、当然のことなからＬＳＩの特性評価を充分性なえ
なくなる。
っては、次のような欠点がありた。即ち、ＭＯＳトラン
ジスタ５０寸法は通常１０μｍＸ２０μ履１１ｆである
のに対し、測定用ノ譬ツド１１〜７ｓは測定時のブロー
！カードの精度、−ンディンダの制約などから、現在１
００μｍ角が標準となりてお勤、測定用ノ臂、ドｒ１〜
７■だけで多大な面積を占めることＫする。従りて、Ｌ
ＳＩチ、デに上記’ｒｌｃＧを１０個Ｓ度入れるだけで
、大きな１ｌｌｌ定用ノ臂、ドが３０個程度必要となり
、 ＬＳＩメモリ゛自身のパッドが標準的なものでｌＯ
数個であることを考えると、多大な面積を”′とり、集
積度の低下を招くことになる。ｉＡ夷には、ＬＳＩチッ
プ自体の面積が大きくなりてしまうことから、丁ＩＣＧ
の数を数個に絞りて対処している。しかし、ζうした仁
とは、当然のことなからＬＳＩの特性評価を充分性なえ
なくなる。
本発明は集積度の低下を招くことなく多数の評価素子か
らなる’ｒｇｃ ｔ ＬＩＩＩチ、デ内令設けることが
可能で、かりＬ８Ｉの評価を充分実行し得る半導体装置
及びその評価方法を提供しようとする亀のである。
らなる’ｒｇｃ ｔ ＬＩＩＩチ、デ内令設けることが
可能で、かりＬ８Ｉの評価を充分実行し得る半導体装置
及びその評価方法を提供しようとする亀のである。
本発明の半導体装置はＬＩ９Ｉチ、！内に複数個の基本
特性評価素子を設けると共に、これら評価素子中の最多
端子数に対応する数のノ臂、ド部を設け、これらノ々、
ド部を前記各評価素子と配線を介して共通接続すること
によりて、ＬＳＩチ、デ内に集積度の低下を招く仁とな
く多数の評価素子からなるＴＥＧを設けること七可能に
したものである。こうした半導体装置によ〕特性評価を
行なうには、測定すぺ自評価素子以外の素子とノ臂、ド
部とを結線する配ａｔレーデビーム、電子ビーム轡のエ
ネルギービームでトリミングして短絡させ、鋏ノ臂、ド
部と結−する特定の評価素子の電気的緒特性をプローブ
カード尋によりパッド部管通じて一定する。従って、こ
うした方法によれば複数種の評価素子から特定の評価素
子を選んで評価できるため、高信頼性のＬＳＩの開発、
生産が可能となる。
特性評価素子を設けると共に、これら評価素子中の最多
端子数に対応する数のノ臂、ド部を設け、これらノ々、
ド部を前記各評価素子と配線を介して共通接続すること
によりて、ＬＳＩチ、デ内に集積度の低下を招く仁とな
く多数の評価素子からなるＴＥＧを設けること七可能に
したものである。こうした半導体装置によ〕特性評価を
行なうには、測定すぺ自評価素子以外の素子とノ臂、ド
部とを結線する配ａｔレーデビーム、電子ビーム轡のエ
ネルギービームでトリミングして短絡させ、鋏ノ臂、ド
部と結−する特定の評価素子の電気的緒特性をプローブ
カード尋によりパッド部管通じて一定する。従って、こ
うした方法によれば複数種の評価素子から特定の評価素
子を選んで評価できるため、高信頼性のＬＳＩの開発、
生産が可能となる。
また、別の本発明に係る半導体装置はＬＩＩＩチ、デ内
に複数個の基本特性評価素子を設けゐと共に１これら評
価素子中の最多端子数に対応する数のノ譬、ド部を設け
、かつ一端が前記評価素子に、他端が前記ノ母、ド部に
接続され、途中に非導通ｌｌｔ有す為複数の配置Ｉを設
けることＫよりて、ＩＪＩチ、ｆ内に集積度の低下を招
く仁となく多数の評価素子からなるＴｉＣＧを設けるこ
とを可能にし九４のである。こうし九半導体装置の特性
評価を行なうＫは、測定すべ自評価素子とノ譬、ド部と
の間の配線の非導通部にレーデビーム、電子ビーム等の
エネルギービー＾會照射して測定すべき評価素子と・譬
、ド部とｔ−接続させ、該特定の評価素子の電気的緒特
性をプローブカード等によジノや、ド部を通じて測定す
る。こうし九方法によれば前記方法と同様、高信頼性の
ＬＳＩの開発、生産が可能となる。
に複数個の基本特性評価素子を設けゐと共に１これら評
価素子中の最多端子数に対応する数のノ譬、ド部を設け
、かつ一端が前記評価素子に、他端が前記ノ母、ド部に
接続され、途中に非導通ｌｌｔ有す為複数の配置Ｉを設
けることＫよりて、ＩＪＩチ、ｆ内に集積度の低下を招
く仁となく多数の評価素子からなるＴｉＣＧを設けるこ
とを可能にし九４のである。こうし九半導体装置の特性
評価を行なうＫは、測定すべ自評価素子とノ譬、ド部と
の間の配線の非導通部にレーデビーム、電子ビーム等の
エネルギービー＾會照射して測定すべき評価素子と・譬
、ド部とｔ−接続させ、該特定の評価素子の電気的緒特
性をプローブカード等によジノや、ド部を通じて測定す
る。こうし九方法によれば前記方法と同様、高信頼性の
ＬＳＩの開発、生産が可能となる。
本実施例を第２図を参照して説明する。
図中の、Ｌ」、は図示しないＬＳＩチ、デ内のウェハ１
２に設けられたＴＥＧである。このＴＥＧ １１は、ウ
ェハ１２上に設けられ、ソース１３．ドレイン１４及び
ダート電極１５からなる１３個の基本特性評価素子とし
てのＭＯＳ）ランゾスタ１６１〜Ｊｇｌｓと、同ウェハ
１２上に設けられた３個の他の基本特性評価素子として
の抵抗素子１７１〜１７．と、同ウェハ１２上に峻けら
れ、基本特性素子中の最多端子数に相当する数、つま１
ＭＯ８）ランゾスタのソース１３．ドレイン１４及びゲ
ート電極ｌｉＫ対応する３つの調定用パ、ド部ｌ１ｌｌ
〜１８ｓとを備えている。
２に設けられたＴＥＧである。このＴＥＧ １１は、ウ
ェハ１２上に設けられ、ソース１３．ドレイン１４及び
ダート電極１５からなる１３個の基本特性評価素子とし
てのＭＯＳ）ランゾスタ１６１〜Ｊｇｌｓと、同ウェハ
１２上に設けられた３個の他の基本特性評価素子として
の抵抗素子１７１〜１７．と、同ウェハ１２上に峻けら
れ、基本特性素子中の最多端子数に相当する数、つま１
ＭＯ８）ランゾスタのソース１３．ドレイン１４及びゲ
ート電極ｌｉＫ対応する３つの調定用パ、ド部ｌ１ｌｌ
〜１８ｓとを備えている。
前記各ＭＯ８トランジスタ１６１〜１６凰１のソース１
３及びドレイン１４はＭｌ、第２のＡｊ分枝配ＩＩＩ
９ Ｉ ・・・、１９ｍ・・・及びこれらＡｔ分枝配線
１９１・・・＃１９−・・・とつながる第１のムを主配
線２０Ｉを介して前記第１．第２０捌定用ノ譬ッド１８
１ｍ１８Ｂに接続されている。また、前記各ＭＯ８）ラ
ンゾスタ１６１〜１６１ｓのダート電極１５は第３のｋ
ｔ分枝配置１１１１９ｍ ・・・及びこれらｈｔ分枝配
線１９３・・・とつながる第２のＡｔ主配ａ２０！を介
して第３の測定用・臂ツド郁１８＠ｆＣ接続されている
。更に、前記３つの抵抗素子１１．〜Ｉ１ｍはその一端
を第４のＡｊ分校配９１ｍ、・・・及びこれらＡｊ分校
配＠１ｍ４・・・とつなが９、かつ前記第１のｈｔ主配
８２ ｏｌとつながる第３のムを主配置１２ｏｓ ｔ−
介して前記第１のノ々、ド部１８凰に、他端をＩＩ５の
Ａｔ分枝配線１９ｓ・・・及びこれらＡ４分枝配線１９
畠・・・とりなが夛かつ前記第１のＡｊ主配ＩＩ Ｊ
Ｏｔ とつながる第４のｈｔ主配線２ｏ４を介して前記
第２の／１、ド部１８．に、夫々接続されている。
３及びドレイン１４はＭｌ、第２のＡｊ分枝配ＩＩＩ
９ Ｉ ・・・、１９ｍ・・・及びこれらＡｔ分枝配線
１９１・・・＃１９−・・・とつながる第１のムを主配
線２０Ｉを介して前記第１．第２０捌定用ノ譬ッド１８
１ｍ１８Ｂに接続されている。また、前記各ＭＯ８）ラ
ンゾスタ１６１〜１６１ｓのダート電極１５は第３のｋ
ｔ分枝配置１１１１９ｍ ・・・及びこれらｈｔ分枝配
線１９３・・・とつながる第２のＡｔ主配ａ２０！を介
して第３の測定用・臂ツド郁１８＠ｆＣ接続されている
。更に、前記３つの抵抗素子１１．〜Ｉ１ｍはその一端
を第４のＡｊ分校配９１ｍ、・・・及びこれらＡｊ分校
配＠１ｍ４・・・とつなが９、かつ前記第１のｈｔ主配
８２ ｏｌとつながる第３のムを主配置１２ｏｓ ｔ−
介して前記第１のノ々、ド部１８凰に、他端をＩＩ５の
Ａｔ分枝配線１９ｓ・・・及びこれらＡ４分枝配線１９
畠・・・とりなが夛かつ前記第１のＡｊ主配ＩＩ Ｊ
Ｏｔ とつながる第４のｈｔ主配線２ｏ４を介して前記
第２の／１、ド部１８．に、夫々接続されている。
次に、上記第２ｆ！ｌｉ図示の半導体装置の評価方法を
説明する。
説明する。
ＭＯＳ ）ランジスタ１ｇ１が測定すぺ暑基本轡性評価
素子である場合、まず、骸トランジスタ１１１以外のト
ランジスタ１６１〜１ ｇ、、＋２）ソース１３．ドレ
イン１４゛及びダート１５ｖｃＩ［Ｉ続する゛第１．第
２、第３のＡＬ分枝配線１＃凰・・・、１９箇・・・。
素子である場合、まず、骸トランジスタ１１１以外のト
ランジスタ１６１〜１ ｇ、、＋２）ソース１３．ドレ
イン１４゛及びダート１５ｖｃＩ［Ｉ続する゛第１．第
２、第３のＡＬ分枝配線１＃凰・・・、１９箇・・・。
１９ｓ・・・を夫々レーデ♂−ムでトリミングしてこれ
らＭＯｌｉ）ランジスタ１ ｇｌ 〜Ｊ １ｆｔｓｔｌ
ｌｌ定用ノ臂ツドｉｌＪ １１〜Ｉ１ｍから切）離なす
、つづいて、第１及び第２０渕定用ノ臂ツド郁１１Ｍ
。
らＭＯｌｉ）ランジスタ１ ｇｌ 〜Ｊ １ｆｔｓｔｌ
ｌｌ定用ノ臂ツドｉｌＪ １１〜Ｉ１ｍから切）離なす
、つづいて、第１及び第２０渕定用ノ臂ツド郁１１Ｍ
。
Ｊ Ｊｓ Ｋ近い側の第３．第４のムを主配線２０畠
。
。
２０４部分を夫々レーデ♂−ムでトリサンダして抵抗素
子１１１〜ノ１ｓｔ嬉ｌ、第２の測定用ノ奢ツド８１８
Ｂ ＋ １ ｇｍから切〉離なす０次いで、ＭＯＳ
）ランジスタ１−１のソース１３゜ドレイン１４ＦＣ接
続されるａｌｌ及び第２のｈｔ分枝配線ＩＩＩ、、１９
＠間０Ｉｌｌのムを主配線２０１部分をレーデビームで
トリ５ンダすることにより、該ＭＯ８）ランジス１１６
１のソース１３は第１のムＬ分枝配置１Ｊ １１及び第
１のＡｔ主配置１Ｊ＃ｔ ｔ−介して第１の測定用ノ量
、ド部１８１に、ドレイン１４ｄ１１２のＡｊ分枝配配
置ＩＩ、及びＩｌｌのムＬ主配ｔａｌｅｓを介して第２
の測定用ノ譬ツド部１１１Ｋ、ｒ−）電極１５は第３の
ムを分枝配置１１１ｍ５及び第２のムＬ主配線２ｏｓｔ
介して第３の測定用ノ臂、ド部１８ｍに、夫々接続され
ることになる−（第３図図示）、その後、グローブカー
ド等を各測定用ノ臂ツド部１８１〜１８＄に接触させ、
特定のＭＯＢ）ランジスタＩｌｌの電気的緒特性を測定
することによ）、図示しなイＬＳＩチッデの評価管行な
う。なお、他のＭＯＢトランジスタ、抵抗素子を測定し
丸い場合も、それらトランジスタや抵抗素子の配線を残
し、他の配線をトリミングすれば同様に測定できる。
子１１１〜ノ１ｓｔ嬉ｌ、第２の測定用ノ奢ツド８１８
Ｂ ＋ １ ｇｍから切〉離なす０次いで、ＭＯＳ
）ランジスタ１−１のソース１３゜ドレイン１４ＦＣ接
続されるａｌｌ及び第２のｈｔ分枝配線ＩＩＩ、、１９
＠間０Ｉｌｌのムを主配線２０１部分をレーデビームで
トリ５ンダすることにより、該ＭＯ８）ランジス１１６
１のソース１３は第１のムＬ分枝配置１Ｊ １１及び第
１のＡｔ主配置１Ｊ＃ｔ ｔ−介して第１の測定用ノ量
、ド部１８１に、ドレイン１４ｄ１１２のＡｊ分枝配配
置ＩＩ、及びＩｌｌのムＬ主配ｔａｌｅｓを介して第２
の測定用ノ譬ツド部１１１Ｋ、ｒ−）電極１５は第３の
ムを分枝配置１１１ｍ５及び第２のムＬ主配線２ｏｓｔ
介して第３の測定用ノ臂、ド部１８ｍに、夫々接続され
ることになる−（第３図図示）、その後、グローブカー
ド等を各測定用ノ臂ツド部１８１〜１８＄に接触させ、
特定のＭＯＢ）ランジスタＩｌｌの電気的緒特性を測定
することによ）、図示しなイＬＳＩチッデの評価管行な
う。なお、他のＭＯＢトランジスタ、抵抗素子を測定し
丸い場合も、それらトランジスタや抵抗素子の配線を残
し、他の配線をトリミングすれば同様に測定できる。
し九がって、本発ＷＡＫよれば基本特性評価素子中の最
多端子数、りまｌ ＭＯＢ ）ランジスタの端子数で決
まる３つの測定用ノ４ツド部１１１〜１８１だけで第ｉ
ｌ１図示の従来のＴＥＧの面積とほとんど変らず基本特
性評価素子としての１３個のＭＯＢ）ランラスタ１６凰
〜Ｊ Ｉｌｌ及び３りの抵抗素子１１ｘ〜Ｊｌｓｔ入れ
九ＴＩＣＧ １１をＬＳＩチ、デ内に設けることができ
るため、Ｌ８！チップの面積増大を招くことなく％Ｌ８
Ｉチ、プ中の各種の素子の診断が可能でＬＳＩの開発等
に有効な半導体装置を得ることができる。 ４１ＫＬＳ
Ｉの開発が進むにりれてＴＫＧを側る必要性が低くなｆ
ｉ、Ｌ８Ｉの特性がおかしい場合や何−ットかに１回Ｔ
ＩＣＧｔｌｌｊるようＫなる。このような場合、どのＴ
ＥＧ中の基本特性評価素子の特性が必要になるか予想が
つかない−ことが多く、本発明の如く複数の基本特性評
価素子からなぁ’ｒｇ。
多端子数、りまｌ ＭＯＢ ）ランジスタの端子数で決
まる３つの測定用ノ４ツド部１１１〜１８１だけで第ｉ
ｌ１図示の従来のＴＥＧの面積とほとんど変らず基本特
性評価素子としての１３個のＭＯＢ）ランラスタ１６凰
〜Ｊ Ｉｌｌ及び３りの抵抗素子１１ｘ〜Ｊｌｓｔ入れ
九ＴＩＣＧ １１をＬＳＩチ、デ内に設けることができ
るため、Ｌ８！チップの面積増大を招くことなく％Ｌ８
Ｉチ、プ中の各種の素子の診断が可能でＬＳＩの開発等
に有効な半導体装置を得ることができる。 ４１ＫＬＳ
Ｉの開発が進むにりれてＴＫＧを側る必要性が低くなｆ
ｉ、Ｌ８Ｉの特性がおかしい場合や何−ットかに１回Ｔ
ＩＣＧｔｌｌｊるようＫなる。このような場合、どのＴ
ＥＧ中の基本特性評価素子の特性が必要になるか予想が
つかない−ことが多く、本発明の如く複数の基本特性評
価素子からなぁ’ｒｇ。
を設けた構成の半導体装置は好適である。
また、レーデビームによるトリミングは近年の冗長回路
の採用により高い技術が確立され、所要時間も少なく合
わせ稽ＩＩなども極めて高い丸めに、こうし九レーデビ
ームを用いる本発明方法は簡便かつ高精度０Ｌ８１評価
が可能となる。
の採用により高い技術が確立され、所要時間も少なく合
わせ稽ＩＩなども極めて高い丸めに、こうし九レーデビ
ームを用いる本発明方法は簡便かつ高精度０Ｌ８１評価
が可能となる。
４＄に、冗長回路を組込んだＬＳＩでは冗長−路勢をレ
ーデビームでトリきンダする際、同時に’ｒｇａ Ｊ
Ｊの配線のトリミングを行なえば手間もあま）かからな
いという利点を有する。
ーデビームでトリきンダする際、同時に’ｒｇａ Ｊ
Ｊの配線のトリミングを行なえば手間もあま）かからな
いという利点を有する。
なお、上記実施例の半導体装置では１チ、ｆで１つの基
本特性評価素子しか一定できないが、ウェハ上には多く
のチップが設けられているので、各チップのＴＥＧ中の
側るべき基本特性評価素子を変えれば、全ての評価素子
の測定することができる。を九、場合によりてはＴＩＣ
Ｇ中のどれか１つの基本特性評価素子の特性をウニへ全
体に！りて評価することもあ〕、こうし走時には各チッ
プと同じようにトリミングすればよい。
本特性評価素子しか一定できないが、ウェハ上には多く
のチップが設けられているので、各チップのＴＥＧ中の
側るべき基本特性評価素子を変えれば、全ての評価素子
の測定することができる。を九、場合によりてはＴＩＣ
Ｇ中のどれか１つの基本特性評価素子の特性をウニへ全
体に！りて評価することもあ〕、こうし走時には各チッ
プと同じようにトリミングすればよい。
上記実施例では、ムを配線をトリミングする例を示し九
が、第４図に示す如くムを配＠１ ＃ｆ多結晶シリコン
層２Ｊでつなぎ、この多結晶シリコン層ｘｓ部分をレー
デビーム等のエネルギービームでトリミングしてもよい
。
が、第４図に示す如くムを配＠１ ＃ｆ多結晶シリコン
層２Ｊでつなぎ、この多結晶シリコン層ｘｓ部分をレー
デビーム等のエネルギービームでトリミングしてもよい
。
上記実施例ではレーデビームで配線をトリミングすると
、トリ々ンダされ九装置１に−ｐながるＭＯＢ ）ラン
ジスタ中抵抗素子等の基本特性評価素子はＩＩＩｊ定用
ノ臂ツドーＶ切シ離なされ、再度、その素子の特定測定
紘で亀ない、このような場合、第５図に示す如く２つの
高ｌＩｌ＆度不純物領域、例えばＮ１１領域１１１，１
１１ と、これら領域２１１．１１．間に介装された不
純物を含ｔない真性半導体の高抵抗領域２２とを有する
多結晶シリコン層ＺＳ１に、例えばムＬ分枝配線１９に
対してパイノ譬スとなるように接続する。かかる構成に
よれば多結晶シリコン層ｘｓｙｃ対向するｋｔ分枝配ｔ
ａｘｓをレーデビーム等のエネルギービームでトリ２ン
グする妻、前記多結晶シリコン層２３は高抵抗領域２２
を有し、非導通状態となっているため、ムを分枝配線１
１につながる例えばＭＯＢ）ランジスタのソースは測定
用ｄ。
、トリ々ンダされ九装置１に−ｐながるＭＯＢ ）ラン
ジスタ中抵抗素子等の基本特性評価素子はＩＩＩｊ定用
ノ臂ツドーＶ切シ離なされ、再度、その素子の特定測定
紘で亀ない、このような場合、第５図に示す如く２つの
高ｌＩｌ＆度不純物領域、例えばＮ１１領域１１１，１
１１ と、これら領域２１１．１１．間に介装された不
純物を含ｔない真性半導体の高抵抗領域２２とを有する
多結晶シリコン層ＺＳ１に、例えばムＬ分枝配線１９に
対してパイノ譬スとなるように接続する。かかる構成に
よれば多結晶シリコン層ｘｓｙｃ対向するｋｔ分枝配ｔ
ａｘｓをレーデビーム等のエネルギービームでトリ２ン
グする妻、前記多結晶シリコン層２３は高抵抗領域２２
を有し、非導通状態となっているため、ムを分枝配線１
１につながる例えばＭＯＢ）ランジスタのソースは測定
用ｄ。
ド部に対して切シ離される。この後、ａｎ−され九ＭＯ
Ｂ ）ランジスタを再び一定した時には、第６図に示す
如く多結晶シリコン層ＩＮＫレーデビームを照射するこ
とによって、２つのＮ＋型領領域２１１２１．からｍｇ
不純物が高抵抗領域２２に拡散して再びＭｏｌ ）ラン
ジスタのソースはＡｔ分枝配線１９及び多結晶シリコン
層を介して測定用パ、ド部に導通させることがで自る。
Ｂ ）ランジスタを再び一定した時には、第６図に示す
如く多結晶シリコン層ＩＮＫレーデビームを照射するこ
とによって、２つのＮ＋型領領域２１１２１．からｍｇ
不純物が高抵抗領域２２に拡散して再びＭｏｌ ）ラン
ジスタのソースはＡｔ分枝配線１９及び多結晶シリコン
層を介して測定用パ、ド部に導通させることがで自る。
なお、第６図中の２４はｇｔｏ、ＷＩｉである。
次に、本発明の別の半導体装置を第７図を参照して説明
する。
する。
図中のＬ」、′は図示しないＬＳＩチップ内のウェハＪ
ＪＫ設けられ丸ＴＩＣＧである。このＴＥＧＪ−１は前
記第自図のＴＩＣＧと同様ソース１１．ドレイン１４及
びｒ−）電極１５からなる１３個のＭＯＳ ）ランジス
タＪ ｇｉ 、 １ ＃、 （Ｊ ｇ、 〜１６１
ｓは図示せず）と、３個の抵抗素子１７１〜１１ｍと、
３つの測定用ノ９．ドＩｌ（図示せず）とを備えている
。そして、Ｍｏ８ ）ランラスタ１６凰 、１６．・・
・のソース１３及びドレインＪ４に夫々接続される第１
．第２のＡＬ分校紀線１＃１・・・、１９１・・・、同
トランジスタ１６１ 。
ＪＫ設けられ丸ＴＩＣＧである。このＴＥＧＪ−１は前
記第自図のＴＩＣＧと同様ソース１１．ドレイン１４及
びｒ−）電極１５からなる１３個のＭＯＳ ）ランジス
タＪ ｇｉ 、 １ ＃、 （Ｊ ｇ、 〜１６１
ｓは図示せず）と、３個の抵抗素子１７１〜１１ｍと、
３つの測定用ノ９．ドＩｌ（図示せず）とを備えている
。そして、Ｍｏ８ ）ランラスタ１６凰 、１６．・・
・のソース１３及びドレインＪ４に夫々接続される第１
．第２のＡＬ分校紀線１＃１・・・、１９１・・・、同
トランジスタ１６１ 。
１６３・・・のｒ−）電極Ｊ５に接続される第３のＡｔ
分枝配＠１９．・・・、及び抵抗素子ＪＦＩ〜Ｉｒｍの
両端ＫＩ！続される第４．第５０ｋＡ分枝配線１９や（
第４のムＬ分枝配馨は図示せず）、の途中には２つＯＮ
＋製領域ＪＩＢ 、ＪＪ、と・これら領域ｊ １１
、 ＪＩ Ｊｓ間に介在された不純物を含まない真性
半導体の高抵抗領域１ｊとを有する多結晶シリコン層（
非導通部） Ｉ Ｊ −・が設けられていゐ。また、第
１及び第２のｈｔ分枝配ｔａ１９＊ と１＃ｌの分枝部
間に位置する第１のＡＡ主配線２０゛重部分、及び第１
のムＬ主配置１ ｊ Ｏｔ と第３．第４のムＬ支配ｍ
ｊｏｎ（鎮３のｋｌ主配線は図示せず）の連結部付近に
４前記と同構造の多結晶シリコン層（非導通部）２ト・
が設けられている。
分枝配＠１９．・・・、及び抵抗素子ＪＦＩ〜Ｉｒｍの
両端ＫＩ！続される第４．第５０ｋＡ分枝配線１９や（
第４のムＬ分枝配馨は図示せず）、の途中には２つＯＮ
＋製領域ＪＩＢ 、ＪＪ、と・これら領域ｊ １１
、 ＪＩ Ｊｓ間に介在された不純物を含まない真性
半導体の高抵抗領域１ｊとを有する多結晶シリコン層（
非導通部） Ｉ Ｊ −・が設けられていゐ。また、第
１及び第２のｈｔ分枝配ｔａ１９＊ と１＃ｌの分枝部
間に位置する第１のＡＡ主配線２０゛重部分、及び第１
のムＬ主配置１ ｊ Ｏｔ と第３．第４のムＬ支配ｍ
ｊｏｎ（鎮３のｋｌ主配線は図示せず）の連結部付近に
４前記と同構造の多結晶シリコン層（非導通部）２ト・
が設けられている。
上記構成の半導体装置において％ＭＯ８）ランジスタ１
６１が測定すべき基本特性評価素子である場合、′まず
該トランジスタ２１３０ソース１３に接続するｔｌｊｔ
ｌのムＬ分校配線１９１の途中に設けられ九多結晶シリ
コン層ＪＪＫ既述し良路６図図示と同様にレーデビーム
を照射して、２つのＮ十型領域１１１ ．１１ｇからｍ
＠不純物を高抵抗領域ＪＪＫ拡散させ、導通状態とすゐ
ことによシ、同分枝配線１９１を第１のムＬ主配線２０
１に接続させる。更ＫＭＯ１ｉｌ）ランジスタ１６１の
第１及び第２の２ムＬ分枝配置１に１９１ｅ１９、の分
枝部間に位置する＠１のムＬ主配線２０、＊分に設は九
多結晶シリコン層２Ｊｔ除く、同ｋＡ主配線２０１に介
装し九多結晶シリコン層ＪＪＫレーデビームを同様に照
射する。これによって前記ＭＯ８）ランジスタ１６１の
ソースＩＪが第１の１１分枝配線１９凰及びＩｌｌのム
を支配＠Ｊ＃１ を介して図示しない第１の測定用Δ。
６１が測定すべき基本特性評価素子である場合、′まず
該トランジスタ２１３０ソース１３に接続するｔｌｊｔ
ｌのムＬ分校配線１９１の途中に設けられ九多結晶シリ
コン層ＪＪＫ既述し良路６図図示と同様にレーデビーム
を照射して、２つのＮ十型領域１１１ ．１１ｇからｍ
＠不純物を高抵抗領域ＪＪＫ拡散させ、導通状態とすゐ
ことによシ、同分枝配線１９１を第１のムＬ主配線２０
１に接続させる。更ＫＭＯ１ｉｌ）ランジスタ１６１の
第１及び第２の２ムＬ分枝配置１に１９１ｅ１９、の分
枝部間に位置する＠１のムＬ主配線２０、＊分に設は九
多結晶シリコン層２Ｊｔ除く、同ｋＡ主配線２０１に介
装し九多結晶シリコン層ＪＪＫレーデビームを同様に照
射する。これによって前記ＭＯ８）ランジスタ１６１の
ソースＩＪが第１の１１分枝配線１９凰及びＩｌｌのム
を支配＠Ｊ＃１ を介して図示しない第１の測定用Δ。
ド部ＫＩＩ続される。つづいて、前記ＭＯ８）ランジス
タ１−１のドレイン１４に接続されるＪＩ２の１４分枝
配線１９１の途中に設けられ九多結晶シリコン層２３に
レーデビームを照射して同多結晶シリコン層２３を導通
状態にすることによシ、該トランジスタ１６１のドレイ
ン１４を第２のムを分枝配線１＃３及び第１のＡｔ主支
配Ｉ２０１を介して図示しない第２の測定用ノ譬、ド部
Ｋｌｌ続すゐ、最後に、前記ＭＯ８）ランジスタｌｉｔ
のゲート電極１ｓｒｃ＊続される＠３のムを分枝配置１
Ｊ＃ｌの途中に設けた多結晶シリコン層２３にレーデビ
ームを照射して同番結晶シリコン層２３ｔ−導通状態に
することによシ、該トラン’）スＩ Ｊ ｇ 稟ノＩ”
）電極ｘｓｔｗｇｓｏ＊を分枝配＊ Ｊ−＃ ｓ及び
第２のムＬ主配線２０３を介して図示しない第３の測定
用ノ４ ｙド部に接続する。このような工１によ）ＭＯ
Ｓ）ランラスタ１６墓のみが第１〜ＩＩ３の測定用ノ臂
、ド部ＫＩＩ続される。その後、デ四−ツカード等を各
橢定用ノ臂ツド部に接触させ、特定のＭＯＳ ）ランジ
スタ１６１の電気的緒特性を測定するととによ〕、図示
しないＬ８Ｉチップの評価を行なうことができる。
タ１−１のドレイン１４に接続されるＪＩ２の１４分枝
配線１９１の途中に設けられ九多結晶シリコン層２３に
レーデビームを照射して同多結晶シリコン層２３を導通
状態にすることによシ、該トランジスタ１６１のドレイ
ン１４を第２のムを分枝配線１＃３及び第１のＡｔ主支
配Ｉ２０１を介して図示しない第２の測定用ノ譬、ド部
Ｋｌｌ続すゐ、最後に、前記ＭＯ８）ランジスタｌｉｔ
のゲート電極１ｓｒｃ＊続される＠３のムを分枝配置１
Ｊ＃ｌの途中に設けた多結晶シリコン層２３にレーデビ
ームを照射して同番結晶シリコン層２３ｔ−導通状態に
することによシ、該トラン’）スＩ Ｊ ｇ 稟ノＩ”
）電極ｘｓｔｗｇｓｏ＊を分枝配＊ Ｊ−＃ ｓ及び
第２のムＬ主配線２０３を介して図示しない第３の測定
用ノ４ ｙド部に接続する。このような工１によ）ＭＯ
Ｓ）ランラスタ１６墓のみが第１〜ＩＩ３の測定用ノ臂
、ド部ＫＩＩ続される。その後、デ四−ツカード等を各
橢定用ノ臂ツド部に接触させ、特定のＭＯＳ ）ランジ
スタ１６１の電気的緒特性を測定するととによ〕、図示
しないＬ８Ｉチップの評価を行なうことができる。
以上詳述し九如く、本発明によれば集積度の低下（面積
増大）を招くことなく多数の素子特性評価素子からなる
ＴｉＣＧをＬ８Ｉチップ内に設けることができ、各種の
評価素子の評価１診断を実行できる半導体装置、並びに
かかる評価のための素子の電気的ｗｔＩ！ＩＩ性の測定
を簡便かつ高精度で行なうことができ、ＬＳＩの開発に
有効に寄与し得る評傷方法を提供できるものである。
増大）を招くことなく多数の素子特性評価素子からなる
ＴｉＣＧをＬ８Ｉチップ内に設けることができ、各種の
評価素子の評価１診断を実行できる半導体装置、並びに
かかる評価のための素子の電気的ｗｔＩ！ＩＩ性の測定
を簡便かつ高精度で行なうことができ、ＬＳＩの開発に
有効に寄与し得る評傷方法を提供できるものである。
第１図は従来の半導体装置におけるＬｉ１Ｉチツプ内に
設けられるＴＫＯの平面図、第２ＷＡは本発明の一実施
例を示す半導体装置におけるＩ４Ｉチッｌ内に設けられ
るＴＥＧの平面図、嬉３図は縞２図の半導体装置におけ
るＴＩＣＧの評価方法をＩ！明する丸めの平面図、飢４
図及び第５図は夫々率発明の他の実施例含水す配ＩＩＯ
平１ｉｉＷＡ、第・図は非導通部としての多結晶シリコ
ン層にレーデビームｔ−照射する工１１を示す斜視図、
１１７図は本発明の別の半導体装置におけるＬＳＩチ、
デ内に設けられるＴＥＧの部分平面図である。 Ｉ Ｊ 、 Ｉ Ｊ’・・・ＴＩＧ 、 Ｊ Ｊ・・・
ウェハ、１３・・・ソース、１４・・・ドレイｙ、１５
・・・ｒ−）電極。 Ｊ ｇ ｌ 〜Ｊ ６１ｇ・ＭＯＢ ）ランジスタ、
Ｊ Ｆｌ −Ｊ７．−・・抵抗素子、１８１〜１８、−
ゾ・測定用・櫂、ド部ａ１９１．Ｉｇ、雪 ｔ Ｌ、、
９ｓ ｍ ” ４ ｊＪ ９． 、１９−・・Ａ
ｔ分枝■線＃２０１＃Ｊ’ｌ＃ｊＯｓ、ｊ０４ ・・・
Ａｔ主配線、ＪＪｌ、ｊＪ、Ｉ・・Ｎ＋臘領領域２１・
・・高抵抗領域、２３・・・多結晶シ出願人代理人
ｆｆｆｆ１士 鈴 江 武 彦１１１ 第２１１ 第３１１ 第４１１ 第５ｓ ９ 第６図
設けられるＴＫＯの平面図、第２ＷＡは本発明の一実施
例を示す半導体装置におけるＩ４Ｉチッｌ内に設けられ
るＴＥＧの平面図、嬉３図は縞２図の半導体装置におけ
るＴＩＣＧの評価方法をＩ！明する丸めの平面図、飢４
図及び第５図は夫々率発明の他の実施例含水す配ＩＩＯ
平１ｉｉＷＡ、第・図は非導通部としての多結晶シリコ
ン層にレーデビームｔ−照射する工１１を示す斜視図、
１１７図は本発明の別の半導体装置におけるＬＳＩチ、
デ内に設けられるＴＥＧの部分平面図である。 Ｉ Ｊ 、 Ｉ Ｊ’・・・ＴＩＧ 、 Ｊ Ｊ・・・
ウェハ、１３・・・ソース、１４・・・ドレイｙ、１５
・・・ｒ−）電極。 Ｊ ｇ ｌ 〜Ｊ ６１ｇ・ＭＯＢ ）ランジスタ、
Ｊ Ｆｌ −Ｊ７．−・・抵抗素子、１８１〜１８、−
ゾ・測定用・櫂、ド部ａ１９１．Ｉｇ、雪 ｔ Ｌ、、
９ｓ ｍ ” ４ ｊＪ ９． 、１９−・・Ａ
ｔ分枝■線＃２０１＃Ｊ’ｌ＃ｊＯｓ、ｊ０４ ・・・
Ａｔ主配線、ＪＪｌ、ｊＪ、Ｉ・・Ｎ＋臘領領域２１・
・・高抵抗領域、２３・・・多結晶シ出願人代理人
ｆｆｆｆ１士 鈴 江 武 彦１１１ 第２１１ 第３１１ 第４１１ 第５ｓ ９ 第６図
Claims (8)
- （１） ＬＳＩチ、デ内に設けられた複数個の基本特
性評価素子と、これら評価素子にレーデビームでトリミ
ングされる配ａｔ介して共通Ｋｆｆｉｉ続された／譬、
ド部とを具備したことｔ４Ｉ黴とする半導体装置。 - （２） レーデビームでトリミングされる配朦部分が
多結晶シリコンからなることを特徴とする特許請求の範
囲第１項記載の半導体装置。 - （３） ＬＳＩチ、デ内に設けられ九豪数個の基本特
性評価素子と、これら評価素子に配ｌｌ１ｌｔ介して共
通に接続され九ノ臂、ド部とｔＡ備し、橢定すべ自評価
素子以外の素子とノ臂、ド部とを結線する配ＩＩＮをエ
ネルギービームでトリミングせしめ、鋏ノｆツド部と結
線する評価素子の電気的緒特性ｔＡｙド部を通じて測定
することＫよ）前記ＬｌｉＩの評価を行なうととｆ：％
黴とする半導体装置の評価方法。 - （４） エネルギービームとしてレーザビームを用い
ることを特徴とする特許請求の範８第３項記載の半導体
装置の評価方法。 - （５） エネルギービー＾による配線のトリ瑠ングを
、ＬＳＩ中の組込まれ九冗畏回路に接続した配線のトリ
ミングと同時に行なうことを特徴とする特許請求の範囲
第３項記載の半導体装置の評価方法。 - （６） ＬＳＩテ、デ内に設けられた複数個の基本特
性評価素子と、前記Ｌ８Ｉチップ内に設けられた・臂、
ド部と、一端を前記評価素子に他端を前記ノ母、ド部Ｋ
ＩＮ続され途中に非導通部を有する複数の配線とを具備
したことｔ−特徴とする半導体装置。 - （７） 非導通部が２つの高談度不純物領域の間に不
純物を含まない高抵抗領域を介在させ九半導体一層から
構成されていることｔｅａとする特許請求の範囲第６項
記載の半導体装置。 - （８） Ｌ８１チｔ！内に設けられた複数個の基本４
Ｉ１評価素子と、前記ＩＪＩチ、ｆ内に設けられた・譬
、ド部と、一端を前記評価素子に、他端を前記ノ臂、ド
ＩＩＫｍ！続された途中に非導通ｉｉｔ有する複数の配
線とを具備し、測定すべ龜評価素子と・母、ド部との間
の配線の非導過部にエネルイーピームｔ−照射して測定
すべ自評価素子とΔ、ド郁とｔ＊Ｓ＊−ａせ、骸評価素
子の電気的緒特性を・譬、ド部を通じて測定することに
よル前記り、８Ｉの評価を行なうことｔ４Ｉ黴とする半
導体装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020118A JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020118A JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58138064A true JPS58138064A (ja) | 1983-08-16 |
| JPH0153513B2 JPH0153513B2 (ja) | 1989-11-14 |
Family
ID=12018201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020118A Granted JPS58138064A (ja) | 1982-02-10 | 1982-02-10 | 半導体装置及びその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58138064A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272123A (ja) * | 1985-09-25 | 1987-04-02 | Mitsubishi Electric Corp | パタ−ン欠陥検査修正方法 |
| JPS63122231A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 多層回路基板 |
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
-
1982
- 1982-02-10 JP JP57020118A patent/JPS58138064A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272123A (ja) * | 1985-09-25 | 1987-04-02 | Mitsubishi Electric Corp | パタ−ン欠陥検査修正方法 |
| JPS63122231A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 多層回路基板 |
| WO2010143336A1 (ja) * | 2009-06-09 | 2010-12-16 | シャープ株式会社 | 電子装置 |
| CN102460680A (zh) * | 2009-06-09 | 2012-05-16 | 夏普株式会社 | 电子装置 |
| JP5350475B2 (ja) * | 2009-06-09 | 2013-11-27 | シャープ株式会社 | 電子装置 |
| US9177521B2 (en) | 2009-06-09 | 2015-11-03 | Sharp Kabushiki Kaisha | Electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0153513B2 (ja) | 1989-11-14 |
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