JPS6148978A - アクテイブマトリクス基板 - Google Patents
アクテイブマトリクス基板Info
- Publication number
- JPS6148978A JPS6148978A JP59170918A JP17091884A JPS6148978A JP S6148978 A JPS6148978 A JP S6148978A JP 59170918 A JP59170918 A JP 59170918A JP 17091884 A JP17091884 A JP 17091884A JP S6148978 A JPS6148978 A JP S6148978A
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- JP
- Japan
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- short
- source
- signal input
- gate
- circuited
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、アクティブマトリクス基板のソース及びゲー
ト電極ラインの片側の信号入力端子を全て短絡すると共
に、該ソース及びゲート電極ライフ間も短絡し、短絡パ
ターンの一部に共通電極を形成したアクティブマ）ＩＪ
クス基板に関する。
ト電極ラインの片側の信号入力端子を全て短絡すると共
に、該ソース及びゲート電極ライフ間も短絡し、短絡パ
ターンの一部に共通電極を形成したアクティブマ）ＩＪ
クス基板に関する。
従来のアクティブマトリクス基板の構造を第２図に示す
。図中２０１は工ＴＯから成るソース電極ライン、２０
２は多結晶シリコンから成るゲート電極ライン、２０３
はＭ ＯＳスイッチングＴｒとドレイン電極から成る液
晶駆動素子、２０４及び２０５は、工ＴＯから成る信号
入力端子、２０６は、多結晶シリコンと工Ｔｏから成る
短絡パターンである。
。図中２０１は工ＴＯから成るソース電極ライン、２０
２は多結晶シリコンから成るゲート電極ライン、２０３
はＭ ＯＳスイッチングＴｒとドレイン電極から成る液
晶駆動素子、２０４及び２０５は、工ＴＯから成る信号
入力端子、２０６は、多結晶シリコンと工Ｔｏから成る
短絡パターンである。
シリコン単結晶基版上に形成されるＭＯ８型半導体集積
回路では、各信号入出力端子部に、静電気によるＭ口Ｓ
Ｔｒのゲート酸化膜破壊を防止する為の保護回路を備け
ることは、容易に実現できるが、絶縁性基板上に形成さ
れる１ａ ｏ ｓ ｍ半導体集積回路に於いては、容易
に静電気破壊防止回路を形成できない。その理由として
、１．サブストレ−トが無い為に、ダイオードを形成す
ることが可能となっても、接地できない、２．逆にサブ
ストレートを形成しても、単結晶シリコンダイオードの
ような特性を持つダイオードを多結晶シリコン上に形成
することは、ＰＮ接合部のグレインサイズが大きい為に
極めて困難である。以上のような問題を早急に解決する
ことは不可能であり、従来はアクティブマトリクス基板
の全ての端子を短絡することで解決している。
回路では、各信号入出力端子部に、静電気によるＭ口Ｓ
Ｔｒのゲート酸化膜破壊を防止する為の保護回路を備け
ることは、容易に実現できるが、絶縁性基板上に形成さ
れる１ａ ｏ ｓ ｍ半導体集積回路に於いては、容易
に静電気破壊防止回路を形成できない。その理由として
、１．サブストレ−トが無い為に、ダイオードを形成す
ることが可能となっても、接地できない、２．逆にサブ
ストレートを形成しても、単結晶シリコンダイオードの
ような特性を持つダイオードを多結晶シリコン上に形成
することは、ＰＮ接合部のグレインサイズが大きい為に
極めて困難である。以上のような問題を早急に解決する
ことは不可能であり、従来はアクティブマトリクス基板
の全ての端子を短絡することで解決している。
次に構造を説明する。絶縁性基板上に第１の多結晶シリ
コンを形成し、該多結晶シリコン上にゲート酸化膜を形
成する。次に第２の多結晶シリコンを形成する。該第２
の多結晶シリコンはゲート電極ラインを構成すると共に
各電極ラインの両端を短絡し、更に両端の電極ラインを
短絡する。層間絶縁膜を形成した後、ゲート電極ライン
の両端と、第１の多結晶シリコン上及び第２の多結晶シ
リコンの短絡パターン上にコンタクトホールに６け工Ｔ
ｏを形成する。該工Ｔ○はソース電極ライン及び液晶駆
動電極を構成すると共に、ソース及びゲート信号入力端
子を構成し更にソース及びゲート電極ラインを短絡する
ものである。つまり、第２の多結晶シリコン及び工Ｔｏ
により、信号入力端子の全てを短絡することにより、静
電気破壊保護を実施している。
コンを形成し、該多結晶シリコン上にゲート酸化膜を形
成する。次に第２の多結晶シリコンを形成する。該第２
の多結晶シリコンはゲート電極ラインを構成すると共に
各電極ラインの両端を短絡し、更に両端の電極ラインを
短絡する。層間絶縁膜を形成した後、ゲート電極ライン
の両端と、第１の多結晶シリコン上及び第２の多結晶シ
リコンの短絡パターン上にコンタクトホールに６け工Ｔ
ｏを形成する。該工Ｔ○はソース電極ライン及び液晶駆
動電極を構成すると共に、ソース及びゲート信号入力端
子を構成し更にソース及びゲート電極ラインを短絡する
ものである。つまり、第２の多結晶シリコン及び工Ｔｏ
により、信号入力端子の全てを短絡することにより、静
電気破壊保護を実施している。
従来のアクティブマトリクス基板の静電気対策構成に於
いては、信号入力端子が全て短絡している為に、アクテ
ィブマトリクス基板内に発生するソース及びゲート信号
線の断線欠陥を電気的に検査する為に、約２００μｍの
タイミングを行ない両端の短絡部を切断する方法で対処
している。検査用のアクティブマトリクス基板は、最終
工程まで行かずに、半導体プロセス終了時で解析される
。
いては、信号入力端子が全て短絡している為に、アクテ
ィブマトリクス基板内に発生するソース及びゲート信号
線の断線欠陥を電気的に検査する為に、約２００μｍの
タイミングを行ない両端の短絡部を切断する方法で対処
している。検査用のアクティブマトリクス基板は、最終
工程まで行かずに、半導体プロセス終了時で解析される
。
その理由は、１．液晶封入後にフルダイシング完全ダイ
シングを行なう為に検査用アクティブマトリクス基板の
ように、約２００μｍのダイシングしている上から更に
フルダイシングすることが困難である。２．ダイシング
工程以降は信号入力端子が開放となり、静電気破壊が発
生し易くなる。このように半導体プロセス評価用のアク
ティブマトリクス基板が損出するという欠点がある。
シングを行なう為に検査用アクティブマトリクス基板の
ように、約２００μｍのダイシングしている上から更に
フルダイシングすることが困難である。２．ダイシング
工程以降は信号入力端子が開放となり、静電気破壊が発
生し易くなる。このように半導体プロセス評価用のアク
ティブマトリクス基板が損出するという欠点がある。
本発明はかかる欠点を除去したもので、静電気対策を施
し且つ、ダイシングをすることなく断線欠陥を電気的だ
検査できるアクティブマトリクス基板の構造を提供する
ことである。第２の目的は半導体プロセス評価用基板を
、それ以外の基板と同じように最終工程まで進めること
である。
し且つ、ダイシングをすることなく断線欠陥を電気的だ
検査できるアクティブマトリクス基板の構造を提供する
ことである。第２の目的は半導体プロセス評価用基板を
、それ以外の基板と同じように最終工程まで進めること
である。
本発明は静電気対策短絡パターンを具備して且つ断線欠
陥を電気的だ検査できるように改良した（も１のであり
、従来は全ての信号入力端子間を短絡する構造を実施し
ていたが、本発明は、ソース及びゲート信号入力端子の
片側のみ全て短絡する構造を有するものである。更に短
終パターンの一部を該パターン幅より充分太くして共通
電極を形成する。
陥を電気的だ検査できるように改良した（も１のであり
、従来は全ての信号入力端子間を短絡する構造を実施し
ていたが、本発明は、ソース及びゲート信号入力端子の
片側のみ全て短絡する構造を有するものである。更に短
終パターンの一部を該パターン幅より充分太くして共通
電極を形成する。
本発明による実施例を第１図に示す。図中の番号の１０
１〜１０５は第２図の２０１〜２０５と同様であり、そ
の説明は省略する。１０６は多結晶シリコンと工Ｔｏか
ら成る短絡パターンである。
１〜１０５は第２図の２０１〜２０５と同様であり、そ
の説明は省略する。１０６は多結晶シリコンと工Ｔｏか
ら成る短絡パターンである。
１０７は該短絡パターンの一部に形成した共通電極であ
る。
る。
次に構造を説明する。ゲート酸化膜の形成までは笛２図
と同様である。第１の多結晶シリコンはゲート電極ライ
ンを構成すると共に、各電極ラインの片側（本実施例に
於いては左側の信号入力端子）の信号入力端子を短絡し
、その一部を該短終パターン幅より太くして共通電極と
する。更にソース信号入力端子側にもパターンを形成す
る０層間絶縁膜を形成した後、ゲート電極ラインの両端
と、第１の多結晶シリコン上と第２の多結晶シリコンに
よる短絡パターン上及び共通電極上にコンタクトホール
をあけ、工Ｔｏを形成する。該工ＴＯはソース電極ライ
ンを構成すると共に、各電極ラインの片側（本実施例に
於いては下側の信号入力端子）の信号入力端子を短終し
、第２の多結晶シリコンの共通電極上に同様なパターン
を形成する。つまり、第２の多結晶シリコン及び工ＴＯ
により、片側の信号入力端子の全てを短絡することによ
り、静電気破壊保護を笑施している。
と同様である。第１の多結晶シリコンはゲート電極ライ
ンを構成すると共に、各電極ラインの片側（本実施例に
於いては左側の信号入力端子）の信号入力端子を短絡し
、その一部を該短終パターン幅より太くして共通電極と
する。更にソース信号入力端子側にもパターンを形成す
る０層間絶縁膜を形成した後、ゲート電極ラインの両端
と、第１の多結晶シリコン上と第２の多結晶シリコンに
よる短絡パターン上及び共通電極上にコンタクトホール
をあけ、工Ｔｏを形成する。該工ＴＯはソース電極ライ
ンを構成すると共に、各電極ラインの片側（本実施例に
於いては下側の信号入力端子）の信号入力端子を短終し
、第２の多結晶シリコンの共通電極上に同様なパターン
を形成する。つまり、第２の多結晶シリコン及び工ＴＯ
により、片側の信号入力端子の全てを短絡することによ
り、静電気破壊保護を笑施している。
次に、本実施例による断線欠陥の検査方法を説明する。
共通電極上を例えばクリックではさみ、テスターの一方
の電極に接続する。アクティブマトリクス基板はプロー
バーの真空チャック上に固定口、プローブ針はテスター
の他方の電極に接続する。プローブ針をソース又はゲー
ト電極信号入力端子の短絡してない側と順次コンタクト
し、信号線の抵抗値を計測し断線の有無を検査する。
の電極に接続する。アクティブマトリクス基板はプロー
バーの真空チャック上に固定口、プローブ針はテスター
の他方の電極に接続する。プローブ針をソース又はゲー
ト電極信号入力端子の短絡してない側と順次コンタクト
し、信号線の抵抗値を計測し断線の有無を検査する。
本発明によれば、２００μｍ位の１次ダイシングをする
こと無く、断線欠陥を検査することが可能となり、工程
が簡略化される。更に解析終了時に、液晶封入工程に進
めることが可能となり、アクティブマトリクス基板の損
失を最小限にすることができるなどすぐれた効果を有す
る。
こと無く、断線欠陥を検査することが可能となり、工程
が簡略化される。更に解析終了時に、液晶封入工程に進
めることが可能となり、アクティブマトリクス基板の損
失を最小限にすることができるなどすぐれた効果を有す
る。
第１図は本発明による実施例の構造を示す図である。
１０１：ソース電極ライン
１０２：ゲート電極ライン
１０３：ＭＯ８型スイッチングＴｒ
１０４：ソース側信号入力端子
１０５：ゲート側信号入力端子
１０６：信号入力端子短絡パターン
１０７：共通パターン。
第２図は従来のアクティブマトリクス基板の構造を示す
図である。 ２０１〜２０６の名称は第１図の１０１〜１０６と同様
である。 以 上
図である。 ２０１〜２０６の名称は第１図の１０１〜１０６と同様
である。 以 上
Claims (1)
- 絶縁性基板上に複数のソース及びゲート電極ラインと
該二つの電極ラインの両端に信号入力端子を形成したア
クティブマトリクス基板に於いて、該二つの電極ライン
の片側の信号入力端子が、全てソース及びゲート電極ラ
インを形成する金属あるいは半導体により短絡し、他方
の信号入力端子は開放とし、更にソース及びゲート電極
ライン間も同様に短絡し、短絡する為に形成したパター
ンの一部を、該パターン幅より充分太くして共通電極と
することを特徴とするアクティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170918A JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170918A JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148978A true JPS6148978A (ja) | 1986-03-10 |
| JPH0782165B2 JPH0782165B2 (ja) | 1995-09-06 |
Family
ID=15913761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170918A Expired - Lifetime JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782165B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392929A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JPS63287826A (ja) * | 1987-05-20 | 1988-11-24 | Matsushita Electric Ind Co Ltd | アクティブマトリクス表示装置の製造方法 |
| JPS63292113A (ja) * | 1987-05-26 | 1988-11-29 | Matsushita Electric Ind Co Ltd | アクテイブマトリクス表示装置の製造方法 |
| JPS63316084A (ja) * | 1987-06-19 | 1988-12-23 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
| JPH01144093A (ja) * | 1987-12-01 | 1989-06-06 | Tel Kyushu Kk | 液晶表示装置用基板の検査方法 |
| JPH01233425A (ja) * | 1988-03-15 | 1989-09-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の製造方法 |
| CN101813860A (zh) * | 2010-03-29 | 2010-08-25 | 友达光电股份有限公司 | 主动元件阵列基板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784484A (en) * | 1980-11-14 | 1982-05-26 | Casio Computer Co Ltd | Short-circuit checking of electrodes for matrix indication |
| JPS58116573A (ja) * | 1981-12-29 | 1983-07-11 | セイコーエプソン株式会社 | マトリックス表示装置の製造方法 |
-
1984
- 1984-08-16 JP JP59170918A patent/JPH0782165B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784484A (en) * | 1980-11-14 | 1982-05-26 | Casio Computer Co Ltd | Short-circuit checking of electrodes for matrix indication |
| JPS58116573A (ja) * | 1981-12-29 | 1983-07-11 | セイコーエプソン株式会社 | マトリックス表示装置の製造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6392929A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JPS63287826A (ja) * | 1987-05-20 | 1988-11-24 | Matsushita Electric Ind Co Ltd | アクティブマトリクス表示装置の製造方法 |
| JPS63292113A (ja) * | 1987-05-26 | 1988-11-29 | Matsushita Electric Ind Co Ltd | アクテイブマトリクス表示装置の製造方法 |
| JPS63316084A (ja) * | 1987-06-19 | 1988-12-23 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
| JP2624687B2 (ja) * | 1987-06-19 | 1997-06-25 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
| JPH01144093A (ja) * | 1987-12-01 | 1989-06-06 | Tel Kyushu Kk | 液晶表示装置用基板の検査方法 |
| JPH01233425A (ja) * | 1988-03-15 | 1989-09-19 | Matsushita Electric Ind Co Ltd | アクティブマトリクス型液晶表示装置の製造方法 |
| CN101813860A (zh) * | 2010-03-29 | 2010-08-25 | 友达光电股份有限公司 | 主动元件阵列基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782165B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |