JPS6392929A - 薄膜トランジスタ付液晶表示パネルの製造方法 - Google Patents
薄膜トランジスタ付液晶表示パネルの製造方法Info
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- JPS6392929A JPS6392929A JP61239721A JP23972186A JPS6392929A JP S6392929 A JPS6392929 A JP S6392929A JP 61239721 A JP61239721 A JP 61239721A JP 23972186 A JP23972186 A JP 23972186A JP S6392929 A JPS6392929 A JP S6392929A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 14
- 239000010409 thin film Substances 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005520 cutting process Methods 0.000 abstract description 7
- 239000003550 marker Substances 0.000 abstract description 4
- 238000011156 evaluation Methods 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 13
- 239000011159 matrix material Substances 0.000 description 8
- 239000011521 glass Substances 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 208000001840 Dandruff Diseases 0.000 description 1
- 206010011878 Deafness Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004205 SiNX Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 231100000895 deafness Toxicity 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 208000016354 hearing loss disease Diseases 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000088 plastic resin Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は有機樹脂もしくはガラス等の絶縁基板に設けら
れた薄膜トランジスタを存する液晶表示パネルの製造方
法に関する。
れた薄膜トランジスタを存する液晶表示パネルの製造方
法に関する。
薄膜トランジスタを存するアクティブマトリックス液晶
表示パネルにおいて、薄膜トランジスタを形成するため
の半導体材料として無定形シリコン及びシリコン、ゲル
マニウム等の無定形混晶を用いたデバイスは、その半導
体材料成膜温度が低温であることから、絶縁基板として
、ガラスや￥ｆ機樹脂なども用いられ、大面積デバイス
が得られるばかりでなく、低コストも達成されている。
表示パネルにおいて、薄膜トランジスタを形成するため
の半導体材料として無定形シリコン及びシリコン、ゲル
マニウム等の無定形混晶を用いたデバイスは、その半導
体材料成膜温度が低温であることから、絶縁基板として
、ガラスや￥ｆ機樹脂なども用いられ、大面積デバイス
が得られるばかりでなく、低コストも達成されている。
このような薄膜トランジスタ付液晶表示パネルの製造方
法の代表例として、無定形シリコン（ａ−８ｉ）薄膜ト
ランジスタ（Ｔ Ｐ Ｔ）を設け、液晶表示（ＬＣＤ）
パネルとする方法について次に述べる。アクティブマト
リックスＬＣＤ用のＴＰＴは逆スタガード構造と順スク
ガード構造とがあるが、積層する電極関係でゲート電極
が下部電極となるか、又は上部電極となるかの違いで、
ＴＰＴの基本構造は変らない。例えば逆スタガードＴＰ
Ｔをアレイ化したＬＣＤの製造方法は次のような工程を
経る。
法の代表例として、無定形シリコン（ａ−８ｉ）薄膜ト
ランジスタ（Ｔ Ｐ Ｔ）を設け、液晶表示（ＬＣＤ）
パネルとする方法について次に述べる。アクティブマト
リックスＬＣＤ用のＴＰＴは逆スタガード構造と順スク
ガード構造とがあるが、積層する電極関係でゲート電極
が下部電極となるか、又は上部電極となるかの違いで、
ＴＰＴの基本構造は変らない。例えば逆スタガードＴＰ
Ｔをアレイ化したＬＣＤの製造方法は次のような工程を
経る。
まず、ガラス等の絶縁基板上にゲート電極及びゲートバ
スをクロムなどの金属膜で設ける。
スをクロムなどの金属膜で設ける。
次にプラズマＣＶＤにより５ｉＯｚもしくはＳｉＮｘな
どのゲート絶ＲＰａ及びａ−３ｉｌ）２を形成する。次
にゲート電極近傍のＴＰＴ領域のａ−３ｉＢを素子分離
形成する。次にＩＴＯ等の表示電極をマトリックスアレ
ーのまず口内に設ける。次にその表示電極とＴＰＴのソ
ース電極の接続と、ドレイン電極及びドレインバスの接
続とをＡＩなどの金属膜で形成する。以上がＴＰＴアレ
ーの作成の基本であるが、作成されたＴＰＴの特性チェ
ックが微細なアレーのため困難であった。そこで、第４
図にＴＰＴマトリックスパネルの模式的な平面図に示す
ように、基板４１上に設けた表示面４８から導出される
ゲートバス４２の全てを短絡したゲートシャントバス４
３を設け、同じ（表示面から４出されるドレインバス４
４の全てを短絡したドレインシャントバス４５とを設け
る方法が考えられていた。この方法によれば表示面４８
内のマトリックス内のＴＰＴの特性評価は全ゲートバス
４２がゲートシャントバス４３、全ドレインバス４４が
ドレインシャントバス４５を用いれば、任意の場所のＴ
ＰＴをソース電極と接続された表示電極にプローブを当
てることによって行うことができる利点ををしていた。
どのゲート絶ＲＰａ及びａ−３ｉｌ）２を形成する。次
にゲート電極近傍のＴＰＴ領域のａ−３ｉＢを素子分離
形成する。次にＩＴＯ等の表示電極をマトリックスアレ
ーのまず口内に設ける。次にその表示電極とＴＰＴのソ
ース電極の接続と、ドレイン電極及びドレインバスの接
続とをＡＩなどの金属膜で形成する。以上がＴＰＴアレ
ーの作成の基本であるが、作成されたＴＰＴの特性チェ
ックが微細なアレーのため困難であった。そこで、第４
図にＴＰＴマトリックスパネルの模式的な平面図に示す
ように、基板４１上に設けた表示面４８から導出される
ゲートバス４２の全てを短絡したゲートシャントバス４
３を設け、同じ（表示面から４出されるドレインバス４
４の全てを短絡したドレインシャントバス４５とを設け
る方法が考えられていた。この方法によれば表示面４８
内のマトリックス内のＴＰＴの特性評価は全ゲートバス
４２がゲートシャントバス４３、全ドレインバス４４が
ドレインシャントバス４５を用いれば、任意の場所のＴ
ＰＴをソース電極と接続された表示電極にプローブを当
てることによって行うことができる利点ををしていた。
特性評価後切断マーカ４７で規定される大きさに基板４
１を切断してＴＰＴマトリックスパネルが形成される。
１を切断してＴＰＴマトリックスパネルが形成される。
そのＴＰＴの特性の代表例は２８５図に示すようなゲー
ト電圧対ドレイン電流特性が得られる〔発明が解決しよ
うとする問題点〕 しかしながら、ＬＣＤの製造にはその後液晶分子を配向
させるために、ＴＦＴアレー基板及び対向基板とも配向
処理を施す必要がある。配向処理した両基板を積層接合
し、液晶を封入し、切断形成してゲートバス、ドレイン
バス、対向電極の各端子を出し、偏光板を張り合わせて
ＬＣＤパネルが完成する。この後工程の液晶分子の並び
を一定にするため配向処理におけるこすり、すなわちラ
ビングにより、前述のＴＰＴ特性が大幅に変化してしま
う問題が打った。を槻樹脂基板を用いた場合その変化の
度合がさらに大きいものであった。
ト電圧対ドレイン電流特性が得られる〔発明が解決しよ
うとする問題点〕 しかしながら、ＬＣＤの製造にはその後液晶分子を配向
させるために、ＴＦＴアレー基板及び対向基板とも配向
処理を施す必要がある。配向処理した両基板を積層接合
し、液晶を封入し、切断形成してゲートバス、ドレイン
バス、対向電極の各端子を出し、偏光板を張り合わせて
ＬＣＤパネルが完成する。この後工程の液晶分子の並び
を一定にするため配向処理におけるこすり、すなわちラ
ビングにより、前述のＴＰＴ特性が大幅に変化してしま
う問題が打った。を槻樹脂基板を用いた場合その変化の
度合がさらに大きいものであった。
第５図のゲート電圧対ドレイン電流の特性において、ラ
ビング前の特性ａはラビングによって、特°性す、ｃの
ごと＜ＴＦＴの動作しきい値電圧（Ｖｓｈ）が大きく正
方向もしくは負方向に変化する問題があった。したがっ
て、例えばｂのようになった場合、特性ａで得られるよ
うなゲート電圧（Ｖ ｃ ）がＩＯＶでは動作せず、逆
に特性Ｃのようになった場合には、特性ａではＶｃがｏ
ＶでＯＦＦ状態であるべきものが、特性ＣではＴＰＴが
ＯＮとなり表示が誤点灯してしまう欠点があった。
ビング前の特性ａはラビングによって、特°性す、ｃの
ごと＜ＴＦＴの動作しきい値電圧（Ｖｓｈ）が大きく正
方向もしくは負方向に変化する問題があった。したがっ
て、例えばｂのようになった場合、特性ａで得られるよ
うなゲート電圧（Ｖ ｃ ）がＩＯＶでは動作せず、逆
に特性Ｃのようになった場合には、特性ａではＶｃがｏ
ＶでＯＦＦ状態であるべきものが、特性ＣではＴＰＴが
ＯＮとなり表示が誤点灯してしまう欠点があった。
本発明の′ｉｉ４膜トランジスタ付液晶表示パネルの製
造方法は、絶縁基板上の複数の薄膜トランジスタの各下
部電極となる複数のゲート（又はドレイン）の全パスラ
インを短絡するシャントバスと、前述の薄膜トランジス
タの各上部電極となる複数のドレイ／（又はゲート）の
全ドレインパスラインを短絡するシャントバスとを接続
するように形成する工程と、液晶配向処理以降の工程に
おいて、前記各シャントバスを切断除去して各ゲートお
よび各ドレイ／を分離する工程とを含んでいる。
造方法は、絶縁基板上の複数の薄膜トランジスタの各下
部電極となる複数のゲート（又はドレイン）の全パスラ
インを短絡するシャントバスと、前述の薄膜トランジス
タの各上部電極となる複数のドレイ／（又はゲート）の
全ドレインパスラインを短絡するシャントバスとを接続
するように形成する工程と、液晶配向処理以降の工程に
おいて、前記各シャントバスを切断除去して各ゲートお
よび各ドレイ／を分離する工程とを含んでいる。
このように、不発明によればゲートバスライ／の全てを
短絡し、ドレインパスラインの全てを短絡したばかりで
なく、全ゲートと全ドレインとをも短絡して液晶の配向
処理工程後の切断により各ゲートパスラインと各ドレイ
／バスライ／とを分離しているので、ＬＣＤパネル作１
ｆｆｌ後の特性の変化が極めて少なく安定したＬＣＤパ
ネルが得られる。又、各ゲートバスライ／と各ドレイ／
パスラインとを共通に短絡するための各シャントバスは
新たな工程を付加せずに、ゲート電極形式と同時に、及
びソース・ドレイン電極形成と同時に行えるため、歩留
りが上る分製造コストが下る利点がある。
短絡し、ドレインパスラインの全てを短絡したばかりで
なく、全ゲートと全ドレインとをも短絡して液晶の配向
処理工程後の切断により各ゲートパスラインと各ドレイ
／バスライ／とを分離しているので、ＬＣＤパネル作１
ｆｆｌ後の特性の変化が極めて少なく安定したＬＣＤパ
ネルが得られる。又、各ゲートバスライ／と各ドレイ／
パスラインとを共通に短絡するための各シャントバスは
新たな工程を付加せずに、ゲート電極形式と同時に、及
びソース・ドレイン電極形成と同時に行えるため、歩留
りが上る分製造コストが下る利点がある。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するために主要工程順
に示した模式的な素子の一部の斜視図である。
に示した模式的な素子の一部の斜視図である。
第１図（ωに示すように、ガラス基板１０１上に、ゲー
ト１０２及びゲート１０２を連結するゲートバス１０３
が形成され、同時にゲートバス１０３の終端は各ゲート
バスを短絡するゲートシャントハス１０４及ヒケートシ
ヤントバス１０４の延長上に全ゲート・ドレインを短絡
するゲート・ドレインシャント端子１０Ｇが形成され、
さらに同時に後にシャントバス及びシャント端子を切断
除去するための切断マーカ１０５が全てＣｒを用いて形
成される。次に第１図（ｂ）に示すように、この上にプ
ラズマＣＶＤを用いて窒化シリコン（Ｓ １Ｎｘ）のゲ
ート絶縁痕１０７を２０００Ａ、及びａ−’Ｓｉ膜を１
５０ＯＡとリンをドープしたｎ”ａ−３ｔ膜を２０ＯＡ
とからなる半導体膜１０８を、ゲート端子となる部分及
びシャント端子１０６を被覆しない、表示面よりやや広
い領域に形成される。次に第１図（Ｃ）に示すように、
ＴＦＴとなる領域１０９のａ−３ｉ半導体膜１０８を残
して各ＴＰＴを素子分離形成される。次に第１図（社）
に示すように、表示電極１１０となるＩＴＯが形成され
る。次に第１図（ｅ）に示すように、ソース電極１１１
、ドレイン電極１１２、及びドレインバス１１３をＡｘ
３ｏｏｏＸで形成され、同時にドレインシャントバス１
１４及びゲートドレインシャント端子１０６とが形成さ
れ、ゲート形成時のＣ１によるゲートドレインシャント
端子１０６とドレイン形成時のＡ１によるゲート番ドレ
インシャ／ト端子とが接続されてそれぞれ同時に形成さ
れる。次に不要なｎ”ａ−８ｉ膜が除去されて（図示せ
ず）ＴＰＴマトリックスアレーが完成される。必要に応
じてバッジベージ３ン膜がこの後付与される場合もある
。
ト１０２及びゲート１０２を連結するゲートバス１０３
が形成され、同時にゲートバス１０３の終端は各ゲート
バスを短絡するゲートシャントハス１０４及ヒケートシ
ヤントバス１０４の延長上に全ゲート・ドレインを短絡
するゲート・ドレインシャント端子１０Ｇが形成され、
さらに同時に後にシャントバス及びシャント端子を切断
除去するための切断マーカ１０５が全てＣｒを用いて形
成される。次に第１図（ｂ）に示すように、この上にプ
ラズマＣＶＤを用いて窒化シリコン（Ｓ １Ｎｘ）のゲ
ート絶縁痕１０７を２０００Ａ、及びａ−’Ｓｉ膜を１
５０ＯＡとリンをドープしたｎ”ａ−３ｔ膜を２０ＯＡ
とからなる半導体膜１０８を、ゲート端子となる部分及
びシャント端子１０６を被覆しない、表示面よりやや広
い領域に形成される。次に第１図（Ｃ）に示すように、
ＴＦＴとなる領域１０９のａ−３ｉ半導体膜１０８を残
して各ＴＰＴを素子分離形成される。次に第１図（社）
に示すように、表示電極１１０となるＩＴＯが形成され
る。次に第１図（ｅ）に示すように、ソース電極１１１
、ドレイン電極１１２、及びドレインバス１１３をＡｘ
３ｏｏｏＸで形成され、同時にドレインシャントバス１
１４及びゲートドレインシャント端子１０６とが形成さ
れ、ゲート形成時のＣ１によるゲートドレインシャント
端子１０６とドレイン形成時のＡ１によるゲート番ドレ
インシャ／ト端子とが接続されてそれぞれ同時に形成さ
れる。次に不要なｎ”ａ−８ｉ膜が除去されて（図示せ
ず）ＴＰＴマトリックスアレーが完成される。必要に応
じてバッジベージ３ン膜がこの後付与される場合もある
。
上記ＴＰＴマトリックスアレーのＴＰＴ特性は次のよう
に特性評価出来ることが分った。本発明を実施して基板
２１上に形成したＴＰＴアレーは第２図に示すように、
ゲート・ドレインシャント端子２６によって表示面２８
がら延長するゲートバス２２とドレインバス２４とはゲ
ートシャントバス２３とドレインシャントバス２５とを
介して全て短絡されている。かつＬＣＤ組立前の配向処
理のラビング（こすり）工程まではその短絡状聾を保っ
ている。したがって、ゲート電圧ＶＣとドレイン電圧Ｖ
Ｄとは独立したパラメータとして評価できない。しかし
ながら、第３図に示すように（Ｖａ”Ｖｏ）対ドレイ７
電流（１０）を測定することで、前述したＶ。
に特性評価出来ることが分った。本発明を実施して基板
２１上に形成したＴＰＴアレーは第２図に示すように、
ゲート・ドレインシャント端子２６によって表示面２８
がら延長するゲートバス２２とドレインバス２４とはゲ
ートシャントバス２３とドレインシャントバス２５とを
介して全て短絡されている。かつＬＣＤ組立前の配向処
理のラビング（こすり）工程まではその短絡状聾を保っ
ている。したがって、ゲート電圧ＶＣとドレイン電圧Ｖ
Ｄとは独立したパラメータとして評価できない。しかし
ながら、第３図に示すように（Ｖａ”Ｖｏ）対ドレイ７
電流（１０）を測定することで、前述したＶ。
ｈの変化を検査出来ることが分った。第５図に示したよ
うなＶＯ一定の従来のＶｃ対ＩＤより、特性のカーブは
急峻になるが、Ｖｔｈの変化が起きた場合でも（Ｖ ｃ
＝ Ｖ ｏ ）対ＩＤでも同様にその変化分△Ｖｔｈ
が測定される。
うなＶＯ一定の従来のＶｃ対ＩＤより、特性のカーブは
急峻になるが、Ｖｔｈの変化が起きた場合でも（Ｖ ｃ
＝ Ｖ ｏ ）対ＩＤでも同様にその変化分△Ｖｔｈ
が測定される。
第３図に本発明を実施した場合の特性を示す。配向処理
のラビング工程前の特性はａで示したような特性となっ
た。その後ラビング工程を施した後も特性の変化は極め
て少なく、第３図中す又はＣで示すような特性を得その
変化量は少なかった。その△ＶＢ１の値は従来±１０〜
２０Ｖと著しく大きかったのに比べ、±０．４〜０゜７
Ｖと１ｖ以下に抑えることが出来た。
のラビング工程前の特性はａで示したような特性となっ
た。その後ラビング工程を施した後も特性の変化は極め
て少なく、第３図中す又はＣで示すような特性を得その
変化量は少なかった。その△ＶＢ１の値は従来±１０〜
２０Ｖと著しく大きかったのに比べ、±０．４〜０゜７
Ｖと１ｖ以下に抑えることが出来た。
上述した配向処理のラビング工程の後、対向基板と積層
される。しかる後前述したシャントバス及びシャント端
子を切断マーカより切落して除去される。さらに、液晶
封入及び偏光板の張付けは周知の方法によって行われる
。
される。しかる後前述したシャントバス及びシャント端
子を切断マーカより切落して除去される。さらに、液晶
封入及び偏光板の張付けは周知の方法によって行われる
。
以下の工程を経てＴＦＴＬＣＤパネルの製造が完成する
。本発明を実施したパネルの点灯評価では誤点灯や不動
作もなく安定した表示が得られた。
。本発明を実施したパネルの点灯評価では誤点灯や不動
作もなく安定した表示が得られた。
第１図には逆スタガード構造の例を示したが、次に類ス
タガード構造に適用した実施例を述べる。ガラス基板上
に表示電極及びソース電極及びドレイン電極及びドレイ
ンバス及びトンインシャントバス及びゲートドレイ／シ
ャント端子とをＩＴＯにより形成される。次にａ−３ｉ
膜及びＳｉＯ２膜をプラズマＣＶＤにより形成される。
タガード構造に適用した実施例を述べる。ガラス基板上
に表示電極及びソース電極及びドレイン電極及びドレイ
ンバス及びトンインシャントバス及びゲートドレイ／シ
ャント端子とをＩＴＯにより形成される。次にａ−３ｉ
膜及びＳｉＯ２膜をプラズマＣＶＤにより形成される。
次にゲート電極及びゲートバス及びゲートシャントバス
及びゲート・ドレインシャント端子をＣｔにて形成され
る。次にそのｃｒによルハター７と自己整合的にＳｉＯ
２及びａ−３ｉＵがエツチング除去される。以上でＴＰ
Ｔアレー基板が完成する。その献血は第２図に示す模式
図とほぼ同じであり、基板上のＴＦＴｆｆｉ極がゲート
が下部電極であった第１の実施例に対し、上部ｆｆ１ｆ
ｆｉとなっている。したがって、本実施例においても、
全ゲートとドレインは完全に短絡されており、後工程に
おける配向処理のラビング工程で、ＴＰＴ特性が変化す
ることなく、安定な製造方法が得られる 。
及びゲート・ドレインシャント端子をＣｔにて形成され
る。次にそのｃｒによルハター７と自己整合的にＳｉＯ
２及びａ−３ｉＵがエツチング除去される。以上でＴＰ
Ｔアレー基板が完成する。その献血は第２図に示す模式
図とほぼ同じであり、基板上のＴＦＴｆｆｉ極がゲート
が下部電極であった第１の実施例に対し、上部ｆｆ１ｆ
ｆｉとなっている。したがって、本実施例においても、
全ゲートとドレインは完全に短絡されており、後工程に
おける配向処理のラビング工程で、ＴＰＴ特性が変化す
ることなく、安定な製造方法が得られる 。
。Ｖｔｈの変化量も本実施例の場合±０．５〜０．８Ｖ
と１ｖ以下の変化に抑えられ、要件を得るためには駆動
回路のわずかな調整で済み、全ロット良品が得られた。
と１ｖ以下の変化に抑えられ、要件を得るためには駆動
回路のわずかな調整で済み、全ロット良品が得られた。
以上説明したように、本発明は、絶縁基板に設けられた
ＴＰＴの全ゲート及び全ドレインが短絡されている状態
で配向処理のラビング工程を終えるためＴＰＴの特性の
変化を極めて少なくできる効果がある。この効果は、ガ
ラス及び有機樹脂基板のような絶縁基板上に設けられた
ＴＰＴに、ラビング工程で発生した静電気によりＴＰＴ
のチャネル近傍に固定電荷が誘起される損傷を極めて少
なく出来る効果と考えられた。又、本発明は、ＴＰＴの
上部電極と下部電極のそれぞれの形成時にシャント端子
を設けて短絡する方法であるため、新たな工程増となら
ない利点がある。したがって、低コストで高歩留りのＴ
ＦＴＬＣＤ製造方法が得られる。
ＴＰＴの全ゲート及び全ドレインが短絡されている状態
で配向処理のラビング工程を終えるためＴＰＴの特性の
変化を極めて少なくできる効果がある。この効果は、ガ
ラス及び有機樹脂基板のような絶縁基板上に設けられた
ＴＰＴに、ラビング工程で発生した静電気によりＴＰＴ
のチャネル近傍に固定電荷が誘起される損傷を極めて少
なく出来る効果と考えられた。又、本発明は、ＴＰＴの
上部電極と下部電極のそれぞれの形成時にシャント端子
を設けて短絡する方法であるため、新たな工程増となら
ない利点がある。したがって、低コストで高歩留りのＴ
ＦＴＬＣＤ製造方法が得られる。
第１図（３）〜（ｅ）は本発明の詳細な説明するための
、主要工程順に示した模式的な素子の一部の斜視図、第
２図は本発明を実施したＴＰＴアレー基板を説明するた
めの模式的な平面図、第３図は本発明を実施したＴＦＴ
ＬＣＤパネルのＴＰＴ特性のラビング処理前後の特性変
化を説明するためのゲート・ドレイン電圧対ドレイン電
流特性図、第４図は従来例によるＴＰＴアレー基板を説
明するための模式的な平面図、ｍ５図は従来例を実施し
た場合のラビング処理箭後のＴＰＴ特性変化を説明する
ためのゲート電圧対ドレインｔＳ流特性図である。 １０１．２１．４１・・・基板、１０２・・・ゲート。 １０３．２２．４２・・・ゲートバス。 １０４．２３．４３・・・ゲートシャントバス。 １０５．２７．↓７・・・切断マーカ。 １０（ｉ、２６・・・ゲート・ドレインシャｙ ） ｒ
Ｊ 子＋１０７・・・絶縁膜、１ｏ８・・・半導体膜。 １０９・・・Ｔ Ｆ Ｔ ｆｉＪ［域、 １１０
・・・表示電極。 １１１・・・ソース電極。 １１２・・・ドレイ／電極。 １１３．２４，４↓・・・ドレインバス。 １１４．２５．４５・・・ドレインシャントバス。 ２８ 、４８・・・表示面。 磨１ＴｆＪ 半２面 た３ 図 （〜’ｆ、ＶＤ） （Ｖフ ケ１Ｆ・Ｆ’ｔＡンを灰 た４−■ ｗｒ：ｖ） ケニト電圧
、主要工程順に示した模式的な素子の一部の斜視図、第
２図は本発明を実施したＴＰＴアレー基板を説明するた
めの模式的な平面図、第３図は本発明を実施したＴＦＴ
ＬＣＤパネルのＴＰＴ特性のラビング処理前後の特性変
化を説明するためのゲート・ドレイン電圧対ドレイン電
流特性図、第４図は従来例によるＴＰＴアレー基板を説
明するための模式的な平面図、ｍ５図は従来例を実施し
た場合のラビング処理箭後のＴＰＴ特性変化を説明する
ためのゲート電圧対ドレインｔＳ流特性図である。 １０１．２１．４１・・・基板、１０２・・・ゲート。 １０３．２２．４２・・・ゲートバス。 １０４．２３．４３・・・ゲートシャントバス。 １０５．２７．↓７・・・切断マーカ。 １０（ｉ、２６・・・ゲート・ドレインシャｙ ） ｒ
Ｊ 子＋１０７・・・絶縁膜、１ｏ８・・・半導体膜。 １０９・・・Ｔ Ｆ Ｔ ｆｉＪ［域、 １１０
・・・表示電極。 １１１・・・ソース電極。 １１２・・・ドレイ／電極。 １１３．２４，４↓・・・ドレインバス。 １１４．２５．４５・・・ドレインシャントバス。 ２８ 、４８・・・表示面。 磨１ＴｆＪ 半２面 た３ 図 （〜’ｆ、ＶＤ） （Ｖフ ケ１Ｆ・Ｆ’ｔＡンを灰 た４−■ ｗｒ：ｖ） ケニト電圧
Claims (1)
- 絶縁基板に作り付けられた薄膜トランジスタを有する液
晶表示パネルの製造方法において、前記絶縁基板上の複
数の薄膜トランジスタの各下部電極となるゲート（又は
ドレイン）の全ゲートバスラインを短絡するシャントバ
スと、前記薄膜トランジスタの各上部電極となるドレイ
ン（又はゲート）の全ドレインバスラインを短絡するシ
ャントバスとを接続するように形成する工程と、液晶配
向処理におけるラビング以降の工程において、前記各シ
ャントバスを切断除去して各ゲートバスラインおよび各
ドレインバスラインとを分離する工程とを含むことを特
徴とする薄膜トランジスタ付液晶パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239721A JP2735178B2 (ja) | 1986-10-07 | 1986-10-07 | 薄膜トランジスタ付液晶表示パネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61239721A JP2735178B2 (ja) | 1986-10-07 | 1986-10-07 | 薄膜トランジスタ付液晶表示パネルの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6392929A true JPS6392929A (ja) | 1988-04-23 |
| JP2735178B2 JP2735178B2 (ja) | 1998-04-02 |
Family
ID=17048932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61239721A Expired - Fee Related JP2735178B2 (ja) | 1986-10-07 | 1986-10-07 | 薄膜トランジスタ付液晶表示パネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735178B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068748A (en) * | 1989-10-20 | 1991-11-26 | Hosiden Corporation | Active matrix liquid crystal display device having improved electrostatic discharge protection |
| US5219771A (en) * | 1988-07-30 | 1993-06-15 | Fuji Xerox Co., Ltd. | Method of producing a thin film transistor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4923580A (ja) * | 1972-06-23 | 1974-03-02 | ||
| JPS5087590A (ja) * | 1973-12-05 | 1975-07-14 | ||
| JPS58116573A (ja) * | 1981-12-29 | 1983-07-11 | セイコーエプソン株式会社 | マトリックス表示装置の製造方法 |
| JPS59166984A (ja) * | 1983-03-14 | 1984-09-20 | 三菱電機株式会社 | マトリクス型液晶表示装置の製造方法 |
| JPS6148978A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | アクテイブマトリクス基板 |
-
1986
- 1986-10-07 JP JP61239721A patent/JP2735178B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6148978A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | アクテイブマトリクス基板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5068748A (en) * | 1989-10-20 | 1991-11-26 | Hosiden Corporation | Active matrix liquid crystal display device having improved electrostatic discharge protection |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735178B2 (ja) | 1998-04-02 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |