JPS58116573A - マトリックス表示装置の製造方法 - Google Patents
マトリックス表示装置の製造方法Info
- Publication number
- JPS58116573A JPS58116573A JP56212961A JP21296181A JPS58116573A JP S58116573 A JPS58116573 A JP S58116573A JP 56212961 A JP56212961 A JP 56212961A JP 21296181 A JP21296181 A JP 21296181A JP S58116573 A JPS58116573 A JP S58116573A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
本発明は大容量マトリックスアレーを用いた表示装置の
製造方法に関するものであシ、特に、静電気によるマト
リックスアレーの製造歩留り低下を防止した、マトリッ
クスアレー表示装置の製造方法に関するものである。
製造方法に関するものであシ、特に、静電気によるマト
リックスアレーの製造歩留り低下を防止した、マトリッ
クスアレー表示装置の製造方法に関するものである。
近年平面形表示装置の大容量化が急速に進み、Ｍ品を用
いたもの、エレクトロルミネッセンスによるもの、プラ
ズマによるもの等、１００行×１１００列以上の大写量
のものが発表されている。
いたもの、エレクトロルミネッセンスによるもの、プラ
ズマによるもの等、１００行×１１００列以上の大写量
のものが発表されている。
この様な大容量の平面デスプレーでは、複数の列電極線
と、複数の行電極線とを互いに直交して構成し、各々の
列電極線と行電極線との交点にスイッチング素子を設け
る方法が一般的である。従来におけるこのタイプの表示
装置の１例を示したものが第１図である。−〜−が列電
極線であり、ｂ２〜ｂ、が行電極線である。又、各々の
交点ＫＣ７，０２、ｅｓ・・−・・のスイッチング素子
が接続されている。
と、複数の行電極線とを互いに直交して構成し、各々の
列電極線と行電極線との交点にスイッチング素子を設け
る方法が一般的である。従来におけるこのタイプの表示
装置の１例を示したものが第１図である。−〜−が列電
極線であり、ｂ２〜ｂ、が行電極線である。又、各々の
交点ＫＣ７，０２、ｅｓ・・−・・のスイッチング素子
が接続されている。
これを一方の基板上に構成し、別のガラス板の主表面に
は全面に透明電極をカバーし、基板とガラス板とを平行
対立させ、関に液晶を耐大する事により液晶表示装置と
なる。ところが第１図の様に各電極線が互いに独立して
いる場合ｆｆ ） ＋７ックスアレー基板は静電気に非
常に弱い。各電極線の端子は外部への配線のＩｌｌや出
し口として、表示に用いる範囲外へ長く弧長させ、しか
もその部分の面積を大きく填ってあゐ為に、静電気圧さ
らされ扁い０さらにスイッチング素子Ｃ，，Ｃ２，Ｃ，
・・−・・ＫＭＯ８蓋電界効果形トランジス−を用いで
ある場合、非常に静電気に場いものであり、籍に、ガラ
ス板上に第１因のごときマトリックスアレーを構成し九
場合各電極纏の端子部に靜電保−用の抵抗、ダクオード
等を構成する事は不可能であり、静電気を十分配慮した
工掘を用いて基板の製造を行なわなければ十分な歩留〕
をもって基板を作る事はむずかしい。
は全面に透明電極をカバーし、基板とガラス板とを平行
対立させ、関に液晶を耐大する事により液晶表示装置と
なる。ところが第１図の様に各電極線が互いに独立して
いる場合ｆｆ ） ＋７ックスアレー基板は静電気に非
常に弱い。各電極線の端子は外部への配線のＩｌｌや出
し口として、表示に用いる範囲外へ長く弧長させ、しか
もその部分の面積を大きく填ってあゐ為に、静電気圧さ
らされ扁い０さらにスイッチング素子Ｃ，，Ｃ２，Ｃ，
・・−・・ＫＭＯ８蓋電界効果形トランジス−を用いで
ある場合、非常に静電気に場いものであり、籍に、ガラ
ス板上に第１因のごときマトリックスアレーを構成し九
場合各電極纏の端子部に靜電保−用の抵抗、ダクオード
等を構成する事は不可能であり、静電気を十分配慮した
工掘を用いて基板の製造を行なわなければ十分な歩留〕
をもって基板を作る事はむずかしい。
本発明は以上の様な欠点を除去したものでありアレー基
板上のパターンによって、基板の製造上静電気的に全く
問題の無い構造にしたものである。
板上のパターンによって、基板の製造上静電気的に全く
問題の無い構造にしたものである。
第２図社本発明を実施した場合のマトリックスアレー基
板の構成例を示したものであり、ａ、〜ｂ６は列電極線
、す〜ｂは行電極線であってｓ Ｃ＋ ｔ Ｃｘ・
・−・−・・・・・は各電極線の交差点に設けるスイッ
チング素子である。本発明においては、ａ、〜への列電
極線はすべて端子部において、図中Ａ及びＤのごとく短
絡されており、又行電極線す、〜ｂ、もすべて端子部に
おいて、図中のＢ及びＯＫより短絡されている。これら
短絡に用いる部材としては、電極部材と同一である場合
が最も簡単であり、Ａ及びＤは列電極Ｍａ、〜ａ４と、
又す及びＣは行電極線す、〜１４と、それぞれ同一の部
材を用い、各電極線を構成する時に同じに作り込めば良
Ｖｈ６さらに、短絡された端子間は、図中破線で示され
た様に、Ａ −８間はｇ、Ａ−０関Ｆ、Ｂ−Ｄ間はＨ，
０−Ｄ間はＧでそれぞれ接続すれば、すべての電極線は
短絡状態になるので、静電気にアレー基板がさらされて
も、マトリックスアレー内はいたる所で同電位であるの
で、スイッチング素子Ｃ，，Ｃ，・・・・・・は静電気
によｐ破壊される事は無い〇 本発明の具体的な製造方法に言及すると、まず用いる画
素例を第６図に示され友ものとする。１は多結晶シリコ
ンを用いた薄膜トランジスタ一部材であり、２は多結晶
シリコンを用い走行電極線であって、一部は絶縁膜を介
して薄膜トランジスタ一部材と重なっており、トランジ
スターのゲート電極となっている。この行電極線は基板
の周辺において、他の行電極線と第２図の８．０．に示
される様に短絡して構成する。次に全面に絶縁膜を形成
した後トランジスターのドレインとソースから電極を散
る為のコンタクトホールらの開孔を行ない、列電極線３
及び画集駆動電極４ｆ構成する。この時列電極ｌｌｌ３
は基板萄辺において、第２図のＡ、Ｄで示される様に互
い忙短絡して１ｌｆｆするとともに、さらに、Ｅ、Ｆ、
Ｇ、Ｈ，で示される＊ＫＳ辺で行電極線ともコンタクト
を取り、すべての行電極線と列置′ｌｆ＆締が同電位と
なる様にする。以上の様にマトリックスアレー基板ｆｅ
ｌｔ成する事により、基板の以降の工程において、いか
なる静電気にさらされても、基板内は常に同電位に保た
れるので、静電気ＫＷし、非常に強くなる。
板の構成例を示したものであり、ａ、〜ｂ６は列電極線
、す〜ｂは行電極線であってｓ Ｃ＋ ｔ Ｃｘ・
・−・−・・・・・は各電極線の交差点に設けるスイッ
チング素子である。本発明においては、ａ、〜への列電
極線はすべて端子部において、図中Ａ及びＤのごとく短
絡されており、又行電極線す、〜ｂ、もすべて端子部に
おいて、図中のＢ及びＯＫより短絡されている。これら
短絡に用いる部材としては、電極部材と同一である場合
が最も簡単であり、Ａ及びＤは列電極Ｍａ、〜ａ４と、
又す及びＣは行電極線す、〜１４と、それぞれ同一の部
材を用い、各電極線を構成する時に同じに作り込めば良
Ｖｈ６さらに、短絡された端子間は、図中破線で示され
た様に、Ａ −８間はｇ、Ａ−０関Ｆ、Ｂ−Ｄ間はＨ，
０−Ｄ間はＧでそれぞれ接続すれば、すべての電極線は
短絡状態になるので、静電気にアレー基板がさらされて
も、マトリックスアレー内はいたる所で同電位であるの
で、スイッチング素子Ｃ，，Ｃ，・・・・・・は静電気
によｐ破壊される事は無い〇 本発明の具体的な製造方法に言及すると、まず用いる画
素例を第６図に示され友ものとする。１は多結晶シリコ
ンを用いた薄膜トランジスタ一部材であり、２は多結晶
シリコンを用い走行電極線であって、一部は絶縁膜を介
して薄膜トランジスタ一部材と重なっており、トランジ
スターのゲート電極となっている。この行電極線は基板
の周辺において、他の行電極線と第２図の８．０．に示
される様に短絡して構成する。次に全面に絶縁膜を形成
した後トランジスターのドレインとソースから電極を散
る為のコンタクトホールらの開孔を行ない、列電極線３
及び画集駆動電極４ｆ構成する。この時列電極ｌｌｌ３
は基板萄辺において、第２図のＡ、Ｄで示される様に互
い忙短絡して１ｌｆｆするとともに、さらに、Ｅ、Ｆ、
Ｇ、Ｈ，で示される＊ＫＳ辺で行電極線ともコンタクト
を取り、すべての行電極線と列置′ｌｆ＆締が同電位と
なる様にする。以上の様にマトリックスアレー基板ｆｅ
ｌｔ成する事により、基板の以降の工程において、いか
なる静電気にさらされても、基板内は常に同電位に保た
れるので、静電気ＫＷし、非常に強くなる。
これ以降の表示パネル完成までの主な工程は、基板及び
ガラス板の配向及びスペーサーを介しての基板とガラス
板の組み立て、及び液晶の封入である。この後場合によ
っては偏光板の粘りつけを行なった彼、外部配線の取り
出しを行なうので、この時点で周辺の短絡部分、Ａ、Ｂ
、Ｏ，Ｄ、ＬＦ、Ｇ、Ｈの切り放しを行なう。これは基
板以上本発明によれば、各電極線の形成と同時にすべて
の電極線間はすべて短絡されさらに１行電極線と列電極
線間をも短絡してしまう為に、抜工ｓにおいてどの様な
静電気にさらされても素子の破壊を防ぐ事が可能となる
ものである。
ガラス板の配向及びスペーサーを介しての基板とガラス
板の組み立て、及び液晶の封入である。この後場合によ
っては偏光板の粘りつけを行なった彼、外部配線の取り
出しを行なうので、この時点で周辺の短絡部分、Ａ、Ｂ
、Ｏ，Ｄ、ＬＦ、Ｇ、Ｈの切り放しを行なう。これは基
板以上本発明によれば、各電極線の形成と同時にすべて
の電極線間はすべて短絡されさらに１行電極線と列電極
線間をも短絡してしまう為に、抜工ｓにおいてどの様な
静電気にさらされても素子の破壊を防ぐ事が可能となる
ものである。
第１図は従来におけるマ） ＩＪフックスレーの構成例
を示し念ものであり、第２図は本発明を実施したマトリ
ックスアレーの構成例を示したものである。第５図は画
素の１例を示したものである。 ａ、〜ａ６・・・・・・・・・・・・・・・・・・列電
極線ｂ１〜）・・・・・・・・・・・・・・・・・・行
電極線ｃｃＡ＋ｃ・・…・・・・・・・・・・・・・ス
イッチング素子４ ム、 Ｂ、 Ｏ，Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｈ・・・・
曲・・・・・・・短絡線１・・・・・・・・・・・・・
・・・・・・・・・・・・・・薄膜トランジスター２・
・・・・・・・・・・・・・・・・・・・・・・・・・
・行電極線３・・・・・・・・・・・・・・・・・・・
・・・・・・・・列電極線４・・・・・・・・・・・・
・・・・・・・・・・・・・・・駆動電極５・・・・・
・・・・・・−・・・・・・・・・・・・・・・コンタ
クトホール以上 出願人 株式会社Ｓ訪精工舎 代理人 弁理士 最 上 務 第１図 第２図 第３図
を示し念ものであり、第２図は本発明を実施したマトリ
ックスアレーの構成例を示したものである。第５図は画
素の１例を示したものである。 ａ、〜ａ６・・・・・・・・・・・・・・・・・・列電
極線ｂ１〜）・・・・・・・・・・・・・・・・・・行
電極線ｃｃＡ＋ｃ・・…・・・・・・・・・・・・・ス
イッチング素子４ ム、 Ｂ、 Ｏ，Ｄ、 Ｅ、 Ｆ、 Ｇ、 Ｈ・・・・
曲・・・・・・・短絡線１・・・・・・・・・・・・・
・・・・・・・・・・・・・・薄膜トランジスター２・
・・・・・・・・・・・・・・・・・・・・・・・・・
・行電極線３・・・・・・・・・・・・・・・・・・・
・・・・・・・・列電極線４・・・・・・・・・・・・
・・・・・・・・・・・・・・・駆動電極５・・・・・
・・・・・・−・・・・・・・・・・・・・・・コンタ
クトホール以上 出願人 株式会社Ｓ訪精工舎 代理人 弁理士 最 上 務 第１図 第２図 第３図
Claims (1)
- （１）複数本の列電極線と、皺列電極線と交差する複数
本の行電極線、及び前記列電極−と骸行電極線との交差
点ＫＩＩ続するスイッチング素子とを、同一基板上に構
成してなるマ） ＩＪフックス示装置において、前記列
電極線及び行電極線を該基板上に構成する工ｌｌｌＩＣ
おいては、談電極線はすべて該基１ｒＬＩＮ辺で！ＩＩ
接続されており、該基板の完成時に、上記列電極線及び
行電極線を個々に切りはなす事を＄１１とするマトリッ
クス表示装置の製造方
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212961A JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56212961A JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58116573A true JPS58116573A (ja) | 1983-07-11 |
| JPS6112268B2 JPS6112268B2 (ja) | 1986-04-07 |
Family
ID=16631153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56212961A Granted JPS58116573A (ja) | 1981-12-29 | 1981-12-29 | マトリックス表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58116573A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6148978A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | アクテイブマトリクス基板 |
| JPS6265455A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS6392929A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JPS63180935A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Ltd | 薄膜トランジスタ液晶表示装置 |
| JPH02106722A (ja) * | 1988-10-14 | 1990-04-18 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置の保護回路及びマトリクス型画像表示装置の製造方法と検査方法 |
| US7335953B2 (en) | 2002-10-29 | 2008-02-26 | Seiko Epson Corporation | Circuit substrate, electro-optical device, and electronic apparatus |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS434951Y1 (ja) * | 1965-08-18 | 1968-03-02 | ||
| JPS4312861Y1 (ja) * | 1965-01-04 | 1968-06-01 | ||
| JPS4312862Y1 (ja) * | 1965-01-04 | 1968-06-01 | ||
| JPS52168A (en) * | 1975-06-23 | 1977-01-05 | Hitachi Ltd | Method of marking weak resistive semiconductor against electrostatic b reakage |
| JPS5418886A (en) * | 1977-07-12 | 1979-02-13 | Mitsubishi Chem Ind Ltd | Production of olefin polymer |
| JPS54141155A (en) * | 1978-04-25 | 1979-11-02 | Sharp Corp | Production of liquid crystal cell |
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPS5669864A (en) * | 1979-11-09 | 1981-06-11 | Japan Electronic Ind Dev Assoc<Jeida> | Thin-film transistor |
| JPS56161676A (en) * | 1980-05-16 | 1981-12-12 | Japan Electronic Ind Dev Assoc<Jeida> | Electrode structure for thin film transistor |
-
1981
- 1981-12-29 JP JP56212961A patent/JPS58116573A/ja active Granted
Patent Citations (9)
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| JPS4312861Y1 (ja) * | 1965-01-04 | 1968-06-01 | ||
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Cited By (6)
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|---|---|---|---|---|
| JPS6148978A (ja) * | 1984-08-16 | 1986-03-10 | Seiko Epson Corp | アクテイブマトリクス基板 |
| JPS6265455A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS6392929A (ja) * | 1986-10-07 | 1988-04-23 | Nec Corp | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JPS63180935A (ja) * | 1987-01-23 | 1988-07-26 | Hitachi Ltd | 薄膜トランジスタ液晶表示装置 |
| JPH02106722A (ja) * | 1988-10-14 | 1990-04-18 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置の保護回路及びマトリクス型画像表示装置の製造方法と検査方法 |
| US7335953B2 (en) | 2002-10-29 | 2008-02-26 | Seiko Epson Corporation | Circuit substrate, electro-optical device, and electronic apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6112268B2 (ja) | 1986-04-07 |
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