JPH09113923A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH09113923A JPH09113923A JP27417995A JP27417995A JPH09113923A JP H09113923 A JPH09113923 A JP H09113923A JP 27417995 A JP27417995 A JP 27417995A JP 27417995 A JP27417995 A JP 27417995A JP H09113923 A JPH09113923 A JP H09113923A
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Abstract
(57)【要約】
【課題】 静電破壊の防止と検査の双方を行うことがで
きる簡単な製造工程で行うことができなかった。 【解決手段】 基板上の周辺部に短絡環配線を形成し、
この短絡環配線にゲート電極とソース電極が接続された
スイッチング素子のドレイン電極に画像信号配線を接続
すると共に、この短絡環配線に抵抗を介して走査信号配
線を接続する。
きる簡単な製造工程で行うことができなかった。 【解決手段】 基板上の周辺部に短絡環配線を形成し、
この短絡環配線にゲート電極とソース電極が接続された
スイッチング素子のドレイン電極に画像信号配線を接続
すると共に、この短絡環配線に抵抗を介して走査信号配
線を接続する。
Description
【0001】
【発明の属する技術分野】本発明は液晶表示装置の製造
方法に関し、特に製造工程での静電破壊を防止すること
ができると共に、製造工程での検査も容易に行うことが
できる液晶表示装置の製造方法に関する。
方法に関し、特に製造工程での静電破壊を防止すること
ができると共に、製造工程での検査も容易に行うことが
できる液晶表示装置の製造方法に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】従来の
液晶表示装置の製造方法における一工程を図5に示す。
図5において、101は全体としてTFTアレイを示
し、102は画像信号配線、103は走査信号配線、1
04は画像信号配線102と走査信号配線103の各交
点に形成された薄膜トランジスタから成るスイッチング
素子、105は表示領域、106は画像信号配線とドラ
イバーIC(データドライバIC:不図示)を電気的に
接続するための端子、107は走査信号配線103とド
ライバIC(ゲートドライバIC:不図示)を電気的に
接続するための端子、108はデータドライバICがガ
ラス基板101上に実装される領域、109はゲートド
ライバICが実装される領域、110、111は各ドラ
イバICの入力端子と基板101上の配線を接続するた
めの端子、112、113は外部回路との接続端子を示
す。
液晶表示装置の製造方法における一工程を図5に示す。
図5において、101は全体としてTFTアレイを示
し、102は画像信号配線、103は走査信号配線、1
04は画像信号配線102と走査信号配線103の各交
点に形成された薄膜トランジスタから成るスイッチング
素子、105は表示領域、106は画像信号配線とドラ
イバーIC(データドライバIC:不図示)を電気的に
接続するための端子、107は走査信号配線103とド
ライバIC(ゲートドライバIC:不図示)を電気的に
接続するための端子、108はデータドライバICがガ
ラス基板101上に実装される領域、109はゲートド
ライバICが実装される領域、110、111は各ドラ
イバICの入力端子と基板101上の配線を接続するた
めの端子、112、113は外部回路との接続端子を示
す。
【0003】基板101上に形成されるスイッチング素
子104は、プラズマCVD法、スパッタリング法など
の各種成膜工程や、ラビング等の液晶の配向膜処理工程
において発生する各種配線間の電位差や静電気の影響を
少なからず受けることがよく知られている。特に画像信
号配線102と走査信号配線103の間に電位差が発生
すると、スイッチング素子104のしきい値の変動や、
スイッチング素子104の電極間に形成された絶縁膜の
破壊を誘発し、液晶表示装置の歩留りを著しく低下させ
る。
子104は、プラズマCVD法、スパッタリング法など
の各種成膜工程や、ラビング等の液晶の配向膜処理工程
において発生する各種配線間の電位差や静電気の影響を
少なからず受けることがよく知られている。特に画像信
号配線102と走査信号配線103の間に電位差が発生
すると、スイッチング素子104のしきい値の変動や、
スイッチング素子104の電極間に形成された絶縁膜の
破壊を誘発し、液晶表示装置の歩留りを著しく低下させ
る。
【0004】このような問題を解決するために、従来は
全ての画像信号線102を表示領域105の外におい
て、短絡環配線114で短絡させ、またすべての走査信
号配線103を同様に短絡環配線115で短絡させ、さ
らに短絡環配線114と短絡環配線115とを配線11
8で短絡させることにより、画像信号配線102と走査
信号配線103を製造工程中において同電位に保ってい
た。
全ての画像信号線102を表示領域105の外におい
て、短絡環配線114で短絡させ、またすべての走査信
号配線103を同様に短絡環配線115で短絡させ、さ
らに短絡環配線114と短絡環配線115とを配線11
8で短絡させることにより、画像信号配線102と走査
信号配線103を製造工程中において同電位に保ってい
た。
【0005】ところが、近年、TFTアレイ工程からパ
ネルアセンブル工程へTFTアレイの不良品が払い出さ
れることを避けるために、FTFアレイ工程の最後に電
気的な検査が行われることが一般的になっている。検査
項目としては信号配線102、103の断線(オープ
ン)、信号配線102、103の短絡(ショート)、各
画素のスイッチング素子104の動作異常、画素電極
(不図示)と信号配線102、103との短絡あるいは
断線等であるが、各信号配線102、103の断線を除
いて検査のためには各信号配線102、103が電気的
に分離されている必要がある。
ネルアセンブル工程へTFTアレイの不良品が払い出さ
れることを避けるために、FTFアレイ工程の最後に電
気的な検査が行われることが一般的になっている。検査
項目としては信号配線102、103の断線(オープ
ン)、信号配線102、103の短絡(ショート)、各
画素のスイッチング素子104の動作異常、画素電極
(不図示)と信号配線102、103との短絡あるいは
断線等であるが、各信号配線102、103の断線を除
いて検査のためには各信号配線102、103が電気的
に分離されている必要がある。
【0006】しかし、一方では、製造工程中における静
電破壊の対策として、各信号配線102、103は表示
領域105の周囲に設けられた短絡環配線114、11
5に接続されている場合が多い。このため、走査信号配
線103を直接短絡環配線115に接続する場合、TF
Tアレイ101の検査ができないという問題がある。な
お、TFTアレイ101を液晶表示装置として用いると
きには、図5中のA−A線、B−B線部分で切断して画
像信号配線102と走査信号配線103を独立させる。
電破壊の対策として、各信号配線102、103は表示
領域105の周囲に設けられた短絡環配線114、11
5に接続されている場合が多い。このため、走査信号配
線103を直接短絡環配線115に接続する場合、TF
Tアレイ101の検査ができないという問題がある。な
お、TFTアレイ101を液晶表示装置として用いると
きには、図5中のA−A線、B−B線部分で切断して画
像信号配線102と走査信号配線103を独立させる。
【0007】そこで、本発明者等は、図6に示すよう
に、特願平6−146079号において、画像信号配線
102と走査信号配線103を薄膜トランジスタなどか
ら成るスイッチング素子116、117を介して接続す
ることを提案した。すなわち、複数の画像信号配線10
2または走査信号配線103に双方のドレイン電極がそ
れぞれ接続された二つのトランジスタ116、117を
複数の画像信号配線102または走査信号配線103毎
に設け、この二つのトランジスタ116、117の双方
のソース電極を接続するソース用共通配線118を設け
ると共に、この二つのトランジスタ116、117のう
ちの一方のトランジスタ117のゲート電極を接続する
ゲート用共通配線119を設け、他方のトランジスタ1
16のゲート電極を前記複数の画像信号配線102に接
続することを提案した。
に、特願平6−146079号において、画像信号配線
102と走査信号配線103を薄膜トランジスタなどか
ら成るスイッチング素子116、117を介して接続す
ることを提案した。すなわち、複数の画像信号配線10
2または走査信号配線103に双方のドレイン電極がそ
れぞれ接続された二つのトランジスタ116、117を
複数の画像信号配線102または走査信号配線103毎
に設け、この二つのトランジスタ116、117の双方
のソース電極を接続するソース用共通配線118を設け
ると共に、この二つのトランジスタ116、117のう
ちの一方のトランジスタ117のゲート電極を接続する
ゲート用共通配線119を設け、他方のトランジスタ1
16のゲート電極を前記複数の画像信号配線102に接
続することを提案した。
【0008】この方法は、スイッチング素子116、1
17を介すことで等価的に1MΩ以上の抵抗値で信号配
線102、103と短絡環配線114を接続することが
できる。しかし、この方法では、走査信号配線102と
短絡環配線114の間にトランジスタ116、117を
形成する場合、トランジスタ116のゲート電極と画像
信号配線102が接続することから、トランジスタ11
6のゲート絶縁層へコンタクトホールを開けることが不
可欠となる。
17を介すことで等価的に1MΩ以上の抵抗値で信号配
線102、103と短絡環配線114を接続することが
できる。しかし、この方法では、走査信号配線102と
短絡環配線114の間にトランジスタ116、117を
形成する場合、トランジスタ116のゲート電極と画像
信号配線102が接続することから、トランジスタ11
6のゲート絶縁層へコンタクトホールを開けることが不
可欠となる。
【0009】画像信号配線側については、図7に示すよ
うに、トランジスタのゲート電極119とソース電極ま
たはドレイン電極120が画素電極部のスイッチング素
子104のゲート絶縁膜121と同時に形成される絶縁
膜を介して容量結合させるような方法もある(特願平6
−267819号参照)が、各積層膜の積層順序から走
査信号配線103側については適用できない。したがっ
て、走査信号配線103をこのようなスイッチング素子
116、117を介して短絡環配線115に接続するこ
とは工程が煩雑になるため、コスト的にも、歩留り的に
も不適当であり、各画素部分のトランジスタ特性、走査
信号配線103間の短絡、走査信号配線103と画像信
号配線102の短絡などの検査に支障を来すという問題
があった。
うに、トランジスタのゲート電極119とソース電極ま
たはドレイン電極120が画素電極部のスイッチング素
子104のゲート絶縁膜121と同時に形成される絶縁
膜を介して容量結合させるような方法もある(特願平6
−267819号参照)が、各積層膜の積層順序から走
査信号配線103側については適用できない。したがっ
て、走査信号配線103をこのようなスイッチング素子
116、117を介して短絡環配線115に接続するこ
とは工程が煩雑になるため、コスト的にも、歩留り的に
も不適当であり、各画素部分のトランジスタ特性、走査
信号配線103間の短絡、走査信号配線103と画像信
号配線102の短絡などの検査に支障を来すという問題
があった。
【0010】本発明は、このような従来方法の問題点に
鑑みて発明されたものであり、製造工程を煩雑化させる
ことなく、静電破壊を防止すると共に、検査も行うこと
ができる液晶表示装置の製造方法を提供することを目的
とする。
鑑みて発明されたものであり、製造工程を煩雑化させる
ことなく、静電破壊を防止すると共に、検査も行うこと
ができる液晶表示装置の製造方法を提供することを目的
とする。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る液晶表示装置の製造方法によれば、基
板上の周辺部に短絡環配線を形成し、この短絡環配線に
ゲート電極とソース電極が接続されたスイッチング素子
のドレイン電極に画像信号配線を接続すると共に、この
短絡環配線に抵抗を介して走査信号配線を接続する工程
を有する。
に、本発明に係る液晶表示装置の製造方法によれば、基
板上の周辺部に短絡環配線を形成し、この短絡環配線に
ゲート電極とソース電極が接続されたスイッチング素子
のドレイン電極に画像信号配線を接続すると共に、この
短絡環配線に抵抗を介して走査信号配線を接続する工程
を有する。
【0012】
【発明の実施の形態】以下、本発明の実施形態を添付図
面に基づき詳細に説明する。図1は本発明に係る液晶表
示装置の製造方法の一実施形態を示す図、図2は一画素
部分の拡大図であり、1は基板、2は画像信号配線、3
は走査信号配線、4は画素電極、5はスイッチング用ト
ランジスタ、6は短絡環配線、7は短絡環配線6と画像
信号配線2を接続するトランジスタ、8は走査信号配線
と短絡環配線6を接続する抵抗である。
面に基づき詳細に説明する。図1は本発明に係る液晶表
示装置の製造方法の一実施形態を示す図、図2は一画素
部分の拡大図であり、1は基板、2は画像信号配線、3
は走査信号配線、4は画素電極、5はスイッチング用ト
ランジスタ、6は短絡環配線、7は短絡環配線6と画像
信号配線2を接続するトランジスタ、8は走査信号配線
と短絡環配線6を接続する抵抗である。
【0013】基板1は、例えば無アルカリガラスなどか
ら成る。基板1上には、複数の画像信号配線2と複数の
走査信号配線3が交差して設けられている。この画像信
号配線2と走査信号配線3との交差部分には、画素電極
4とこの画素電極4への画像信号の供給を制御するスイ
ッチング用トランジスタ5が設けられている。画像信号
配線2の両端部に端子列B、B’が、また走査信号配線
3の両端部には端子列A、A’が設けられている。
ら成る。基板1上には、複数の画像信号配線2と複数の
走査信号配線3が交差して設けられている。この画像信
号配線2と走査信号配線3との交差部分には、画素電極
4とこの画素電極4への画像信号の供給を制御するスイ
ッチング用トランジスタ5が設けられている。画像信号
配線2の両端部に端子列B、B’が、また走査信号配線
3の両端部には端子列A、A’が設けられている。
【0014】短絡環配線6は基板1周辺の2辺に設けら
れている。これは図3に示すように、大型基板1内に例
えば4個のTFTアレイパネルが形成できるよ
うにしたためであり、更に多くのTFTアレイパネルを
大型基板1内に形成する場合は、基板1の一辺だけに設
けてもよい。また、少数のTFTアレイパネルを形成す
る場合、3辺又は4辺の全てに短絡環配線6を設けても
よい。
れている。これは図3に示すように、大型基板1内に例
えば4個のTFTアレイパネルが形成できるよ
うにしたためであり、更に多くのTFTアレイパネルを
大型基板1内に形成する場合は、基板1の一辺だけに設
けてもよい。また、少数のTFTアレイパネルを形成す
る場合、3辺又は4辺の全てに短絡環配線6を設けても
よい。
【0015】画像信号配線2の一端部には、トランジス
タ列が設けられている。このトランジスタ列のトランジ
スタは、そのゲート電極Gが短絡環配線6に接続された
配線9に接続され、ソース電極Sが短絡環配線6に接続
された配線10に接続され、ドレイン電極Dが画像信号
配線2に接続される。
タ列が設けられている。このトランジスタ列のトランジ
スタは、そのゲート電極Gが短絡環配線6に接続された
配線9に接続され、ソース電極Sが短絡環配線6に接続
された配線10に接続され、ドレイン電極Dが画像信号
配線2に接続される。
【0016】走査信号配線3の一端部は、抵抗8を介し
て短絡環配線6に接続されている。この抵抗8は1KΩ
以上の抵抗値を有すればよく、例えば画素電極4と同一
材料で形成され、例えばITOなどを蛇行して線状に設
けることによって形成される。すなわち、図4に示すよ
うに、厚み500Åで幅L1 が2μmのITOを幅L2
を12μm、長さL3 を2mmにわたって蛇行して設け
ると、15KΩ程度の抵抗値が得られる。このような抵
抗値であれば、個々の走査信号配線3を個別に検査でき
ると共に、製造工程中における静電破壊も防止できる。
このように抵抗8をITOから成る細線抵抗で形成する
と、この細線抵抗は画素電極4と同時に形成できること
から、工程を煩雑化させることなく容易に形成できる
が、画素電極4と同一の材料に限らず、別の材料でこの
抵抗8を形成してもよい。
て短絡環配線6に接続されている。この抵抗8は1KΩ
以上の抵抗値を有すればよく、例えば画素電極4と同一
材料で形成され、例えばITOなどを蛇行して線状に設
けることによって形成される。すなわち、図4に示すよ
うに、厚み500Åで幅L1 が2μmのITOを幅L2
を12μm、長さL3 を2mmにわたって蛇行して設け
ると、15KΩ程度の抵抗値が得られる。このような抵
抗値であれば、個々の走査信号配線3を個別に検査でき
ると共に、製造工程中における静電破壊も防止できる。
このように抵抗8をITOから成る細線抵抗で形成する
と、この細線抵抗は画素電極4と同時に形成できること
から、工程を煩雑化させることなく容易に形成できる
が、画素電極4と同一の材料に限らず、別の材料でこの
抵抗8を形成してもよい。
【0017】次に、製造工程を図1及び図2に基づいて
説明する。まず、ITOを500〜1000Åの厚みに
形成して画素電極4を形成すると同時に、図4のような
細線抵抗8を形成する。次に、画素電極4部分のトラン
ジスタ5と短絡環配線6に接続されるトランジスタ7の
ゲート電極、走査信号配線3、短絡環配線6、9をそれ
ぞれ形成する。走査信号配線3と短絡環配線6は抵抗8
に接続されるように形成される。
説明する。まず、ITOを500〜1000Åの厚みに
形成して画素電極4を形成すると同時に、図4のような
細線抵抗8を形成する。次に、画素電極4部分のトラン
ジスタ5と短絡環配線6に接続されるトランジスタ7の
ゲート電極、走査信号配線3、短絡環配線6、9をそれ
ぞれ形成する。走査信号配線3と短絡環配線6は抵抗8
に接続されるように形成される。
【0018】次に、画素電極4部分のトランジスタ5と
短絡環配線6に接続されるトランジスタ7のゲート絶縁
層と半導体層を成膜すると共に、半導体層を島状にパタ
ーニングする。
短絡環配線6に接続されるトランジスタ7のゲート絶縁
層と半導体層を成膜すると共に、半導体層を島状にパタ
ーニングする。
【0019】次に、画素電極4部分のトランジスタ7と
短絡環配線6部分のトランジスタ7のソース・ドレイン
電極、画像信号配線2及びトランジスタ7のソース電極
を短絡させる配線10を形成する。基板1の周囲におい
て、ゲート絶縁層を成膜する際に基板1の一部をマスキ
ングすることで、短絡環配線6を露出させておき、この
短絡環配線6とトランジスタ7のソース電極又はドレイ
ン電極を短絡させる短絡環配線10を電気的に接続す
る。次に、パシベーション層を成膜すると共に、外部回
路と接続するための端子部開口(不図示)を形成する。
短絡環配線6部分のトランジスタ7のソース・ドレイン
電極、画像信号配線2及びトランジスタ7のソース電極
を短絡させる配線10を形成する。基板1の周囲におい
て、ゲート絶縁層を成膜する際に基板1の一部をマスキ
ングすることで、短絡環配線6を露出させておき、この
短絡環配線6とトランジスタ7のソース電極又はドレイ
ン電極を短絡させる短絡環配線10を電気的に接続す
る。次に、パシベーション層を成膜すると共に、外部回
路と接続するための端子部開口(不図示)を形成する。
【0020】上述のように形成すると、画像信号配線2
はトランジスタ7列を介して短絡環配線6に接続され、
走査信号配線3は抵抗8列を介して短絡環配線6に接続
される。したがって、後のラビング処理工程などで画素
電極4部分のスイッチング用トランジスタ5が静電破壊
することなどが防止される。また、端子部C部分を切断
してトランジスタ7列をOFFしておくと、端子列A−
A’と端子列B−B’を使用することにより、画像信号
配線2、走査信号配線3の断線や短絡、及び画素電極部
分のスイッチング用トランジスタの検査を行うことがで
きる。
はトランジスタ7列を介して短絡環配線6に接続され、
走査信号配線3は抵抗8列を介して短絡環配線6に接続
される。したがって、後のラビング処理工程などで画素
電極4部分のスイッチング用トランジスタ5が静電破壊
することなどが防止される。また、端子部C部分を切断
してトランジスタ7列をOFFしておくと、端子列A−
A’と端子列B−B’を使用することにより、画像信号
配線2、走査信号配線3の断線や短絡、及び画素電極部
分のスイッチング用トランジスタの検査を行うことがで
きる。
【0021】なお、TFTアレイ工程の最後には、基板
1を図1中のF−F’線に沿って切除して短絡環配線6
を取り除くことによって、それぞれの画像信号配線2お
よび走査信号配線3を独立させる。
1を図1中のF−F’線に沿って切除して短絡環配線6
を取り除くことによって、それぞれの画像信号配線2お
よび走査信号配線3を独立させる。
【0022】
【発明の効果】以上のように、本発明に係る液晶表示装
置の製造方法によれば、基板上の周辺部に短絡環配線を
形成し、この短絡環配線にスイッチング素子を介して一
群の配線を接続すると共に、この短絡環配線に抵抗を介
して他の群の配線を接続する工程を有することから、走
査信号配線と、短絡環配線をTFTアレイパネルの電気
検査に支障を与えない抵抗値で接続することができ、静
電破壊対策との両立が可能である。また、抵抗形成のた
めの格別な工程が不要であり、画素電極と同時に形成で
きる。さらに、ゲート絶縁層へのコンタクトホールの形
成も必要ない。
置の製造方法によれば、基板上の周辺部に短絡環配線を
形成し、この短絡環配線にスイッチング素子を介して一
群の配線を接続すると共に、この短絡環配線に抵抗を介
して他の群の配線を接続する工程を有することから、走
査信号配線と、短絡環配線をTFTアレイパネルの電気
検査に支障を与えない抵抗値で接続することができ、静
電破壊対策との両立が可能である。また、抵抗形成のた
めの格別な工程が不要であり、画素電極と同時に形成で
きる。さらに、ゲート絶縁層へのコンタクトホールの形
成も必要ない。
【図1】本発明に係る液晶表示装置の製造方法の一工程
を示す図である。
を示す図である。
【図2】図1中の液晶表示装置における一画素部分の拡
大図である。
大図である。
【図3】本発明に係る液晶表示装置の製造方法の一工程
におけるTFTアレイパネルの全体構造を示す図であ
る。
におけるTFTアレイパネルの全体構造を示す図であ
る。
【図4】本発明に係る液晶表示装置の製造方法における
抵抗部分を示す図である。
抵抗部分を示す図である。
【図5】従来の製造方法に係る液晶表示装置の一例を示
す図である。
す図である。
【図6】従来の他の製造方法に係る液晶表示装置の一例
を示す図である。
を示す図である。
【図7】従来のその他の製造方法に係る液晶表示装置の
一部を示す図である。
一部を示す図である。
1・・・基板、2・・・画像信号配線、3・・・走査信
号配線、4・・・画素電極、5・・・スイッチング用ト
ランジスタ、6・・・短絡環配線、7・・・短絡環配線
6と画像信号配線2を接続するトランジスタ、8・・・
走査信号配線と短絡環配線6を接続する抵抗
号配線、4・・・画素電極、5・・・スイッチング用ト
ランジスタ、6・・・短絡環配線、7・・・短絡環配線
6と画像信号配線2を接続するトランジスタ、8・・・
走査信号配線と短絡環配線6を接続する抵抗
Claims (2)
- 【請求項1】 基板上の周辺部に短絡環配線を形成し、
この短絡環配線にゲート電極とソース電極が接続された
スイッチング素子のドレイン電極に画像信号配線を接続
すると共に、この短絡環配線に抵抗を介して走査信号配
線を接続する工程を有する液晶表示装置の製造方法。 - 【請求項2】 前記走査信号配線と画像信号配線の交点
部分に画素電極を形成すると共に、前記抵抗を前記画素
電極と同一材料で同時に形成される細線で形成すること
を特徴とする請求項1に記載の液晶表示装置の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27417995A JPH09113923A (ja) | 1995-10-23 | 1995-10-23 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27417995A JPH09113923A (ja) | 1995-10-23 | 1995-10-23 | 液晶表示装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09113923A true JPH09113923A (ja) | 1997-05-02 |
Family
ID=17538146
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27417995A Pending JPH09113923A (ja) | 1995-10-23 | 1995-10-23 | 液晶表示装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09113923A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100416344C (zh) * | 2006-01-18 | 2008-09-03 | 中华映管股份有限公司 | 主动元件阵列基板、液晶显示面板与两者的检测方法 |
CN100449394C (zh) * | 2006-08-28 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及包含此薄膜晶体管的显示器 |
CN102830520A (zh) * | 2012-06-29 | 2012-12-19 | 友达光电股份有限公司 | 显示面板及其检测方法 |
WO2020062485A1 (zh) * | 2018-09-29 | 2020-04-02 | 武汉华星光电技术有限公司 | 显示面板、显示模组及电子装置 |
-
1995
- 1995-10-23 JP JP27417995A patent/JPH09113923A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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CN100416344C (zh) * | 2006-01-18 | 2008-09-03 | 中华映管股份有限公司 | 主动元件阵列基板、液晶显示面板与两者的检测方法 |
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CN102830520B (zh) * | 2012-06-29 | 2015-08-05 | 友达光电股份有限公司 | 显示面板及其检测方法 |
WO2020062485A1 (zh) * | 2018-09-29 | 2020-04-02 | 武汉华星光电技术有限公司 | 显示面板、显示模组及电子装置 |
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