JPH03296725A - マトリクス電極基板およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本［は、例えばアクティブマトリクス型液晶表示素子の
駆動電極等に使用されるマトリクス電極基板に関し、特
に製造工程時の静電破壊を防止するための共通電極が形
成されたマトリクズ電極基板に関する。

［従来の技術］ 従来、この種のマトリクス配線基板は、ガラス基板上に
下層配線と上層配線とを絶縁膜又は絶縁膜及び半導体膜
を介して積層して構成されている。

このため、製造工程時等において、静電気により絶縁膜
が破損して、上層配線と下層配線との短絡が生じやすい
。従って、これを防止するための種々の対策が施されて
いる。

第１４図は、このような対策が施された従来のマトリク
ス基板の回路図である。なお、ここでは−例として薄膜
トランジスタ（以下、ＴＦＴと呼ぶ）アクティブマトリ
クス型の液晶表示素子用のマトリクス配線基板について
説明する。

ガラス基板上には、液晶表示装置の各画素に対応した多
数の画素電極１とこれらの画素電極１を個別に駆動する
アモルファスシリコン（ａ−８ｔ）からなる多数のＴＦ
Ｔ２とが、マトリクス状に配設されている。そして、各
ＴＰＴ２のゲートは、Ｘ方向に延びるゲートパスライン
３に列単位で接続され、各ＴＰＴ２のドレインは、Ｙ方
向に延びるドレインパスライン４に行単位で接続されて
いる。ゲートパスライン３は、その一端がゲート端子５
に夫々接続され、他端がチエツク用端子６に接続された
ものとなっている。また、ドレインパスライン４は、そ
の一端がドレイン端子７に接続され、他端がチエツク用
端子８に接続されたものとなっている。

ここで、例えばゲートパスライン３は下層配線、ドレイ
ンパスライン４は上層配線にて形成されているが、再配
線のクロス点Ｐは、マトリクス数だけ発生する。また、
画素毎に設けられるＴＦＴ２もＭＯＳ）ランジスタと同
様に、ゲート絶縁膜が上下層配線に挟まれている。

これらのことから、上下層配線のクロス点Ｐ及びＴＦＴ
２の部分が、製造工程等において静電破壊されることが
多く、製品の歩留まり低下の原因となっている。

そこで、従来は、ゲート端子５及びドレイン端子７の外
周に夫々下層配線からなる共通電極θ及び上層配線から
なる。共通電極１０を設け、その４角を上下層配線コン
タクト１１によって接続すると共に、各ゲート端子５及
び各ドレイン端子７を夫々共通電極９，１０に共通に接
続するようにしている。これにより、上下層配線を等電
位に保つことができ、静電破壊の発生を防止することが
できる。

なお、この共通電極９，１０は、製造工程の後工程の段
階で切断マーク１２で示す位置から切断され切り離され
るようになっている。

［発明が解決しようとする課題］ ところで、例えば液晶表示素子等では、上下層配線を、
画像の水平及び垂直解像度を決める水平画素数及び垂直
画素数分だけ備える必要があり、その数は１ＧΩ０本以
上にもなる。従って、製品生産の上では、その製造工程
において配線の良否を十分に検査・管理する必要がある
。

しかしながら、上述した従来のマトリクス電極基板では
、静電対策を施すために全ての配線が共通電極にシャン
トされているため、配線の良否を判定するための配線チ
エツク（Ｉ−Ｖチエツク）におけるチエツク感度が低く
、検査が非常に困難であるという問題点があった。

本発明はかかる問題点に鑑みてなされたものであって、
静電破壊を防止することができると共に、配線チエツク
も容易に行なうことができるマトリクス電極基板を提供
することを目的とする。

゛［課題を解決するための手段］ 本発明に係るマトリクス電極基板は、絶縁基板と、この
絶縁基板上に配設された第１の層配線と、前記絶縁基板
上に配設され前記第１の層配線と交差する第２の層配線
と、少なくとも前記第１及び第２の層配線が交差する部
分の両層配線間に介装された絶縁膜と、前記第１及び第
２の層配線に共通に接続されて前記絶縁膜の静電破壊を
防止する共通電極とを有するマトリクス電極基板におい
て、前記第１及び第２の層配線と前記共通電極との間に
両者間の電位差が大きくなるに従ってその抵抗値が非線
形的に減少する非線形素子回路を接続したことを特徴と
する。

［作用コ 本発明においては、第１及び第２の層配線と共通電極と
の間に非線形素子回路が接続されているので、この非線
形素子回路を、高電圧印加時は低抵抗素子、配線チエツ
ク時は高抵抗素子として機能させることができる。これ
により、静電気の印加時には、前記非線形素子回路及び
共通電極を介して電流が流れるので、各層配線を静電破
壊から守ることができる。また、配線チエツク時の低い
検査電圧の印加時には、前記非線形素子回路の抵抗値が
配線抵抗値に比べて非常に大きいため、個々の層配線の
チエツクを容易に行なうことができる。

なお、各層配線と共通電極との間だけでなく、隣接する
層配線相互間にも非線形素子回路を接続すると、全ての
層配線が前記非線形素子回路を介してループ状に接続さ
れることになるので、共通電極が切り離された後の工程
においても電流経路が形成され、静電破壊を防止するこ
とができる。

［実施例コ 以下、添付の図面を参照して本発明の実施例について説
明する。

第１図は本発明の第１の実施例に係るマトリクス電極基
板の回路図である。なお、この第１図において第１４図
と同一部分には同一符号を付し、重複する部分の説明は
省略する。

この実施例に係るマトリクス電極基板が、第１４図に示
した従来のものと異なる点は、下層配線である各ゲート
端子５と共通電極９との間に夫々非線形素子回路２１が
接続され、上層配線である各ドレイン端子７と共通電極
１０との間に夫々非線形素子回路２２が接続されている
点である。

これらの非線形素子回路２１．２２は、所謂パックド−
バックダイオードと呼ばれる夫々カソードが接続された
一対のダイオード２１ａ、２１ｂ及び２２ａ、２２ｂか
ら構成されている。これらのダイオード２１ａ、２１ｂ
、２２ａ、２２ｂは、例えばアモルファスシリコン（ａ
−８ｔ）を使用したメタルシｅットキー型のダイオード
にて構成することができる。

即ち、第２図は、下層配線からなるゲートパスライン３
につながる非線形素子回路２１を示す図で、同図（ａ）
はその等価回路図、同図（ｂ）はその平面図、同図（Ｃ
）は同図（ｂ）のＩＩｃ−ＩＩｃ線による断面図である
。この図に示すように、ガラス基板２５の上にダイオー
ド２１ａ、２１ｂの各アノード電極を構成する下層配線
２Ｅ３ａ、２６ｂを所定の間隔を空けて形成し、更に、
それらの上にノンドープのａ−８ｔ膜２７を形成するこ
とにより、非線形素子回路２１を極めて簡単に形成する
ことができる。下層配線２８ａ、２６ｂの材料としては
、ａ−ｓｔ膜２７との間でメタルショットキー接合とな
るような金属、例えばクロム、ニクロム又はチタン等が
好適である。

また、第３図は、上層配線からなるドレインパスライン
４につながる非線形素子回路２２を示す図で、同図（ａ
）はその等価回路図、同図（ｂ）はその平面図、同図（
Ｃ）は同図（ｂ）のＩ［Ｉｃ−ｍｃ線による断面図であ
る。この図に示すように、ガラス基板２５の上にノンド
ープのａ−８ｉ膜２７を形成し、更にその上にダイオー
ド２２ａ＋２２ｂの各アノード電極を構成する上層配線
２８ａ。

２８ｂを所定の間隔を空けて形成することにより、非線
形素子回路２２を形成することができる。なお、上層配
線２８　ａ、　２８　ｂも下層配線２６ａ。

２８ｂと同じ材料が使用される。

次に、このように構成された本実施例に係るマトリクス
電極基板の動作について説明する。

第４図は、上記のようにして構成された非線形素子回路
２１．２２の電圧−電流特性の一例を示すグラフ図であ
る。この図からも明らかなように、非線形素子回路２１
．２２は、印加される電圧が３０Ｖ以下のときには、殆
ど電流を流さず、印加電圧が３０Ｖを超えた付近から、
その電流値が指数関数的に増大するような特性を示す。

このため、配線チエツク時に５Ｖ以下の電圧を、各チエ
ツク用端子６，８に印加した場合には、非線形素子回路
２１．２２が１ＧΩ０以上の抵抗値を示すことにより、
各配線のオーブン・シ１−トのチエツクを支障なく行な
うことができる。これは、液晶表示素子の配線抵抗が通
常ＩＫΩ〜５０にΩ程度であり、チエツク時に付加され
る非線形素子回路２１．２２の抵抗値ＬＯＧΩは実質上
無視できるためである。

一方、静電気が発生することにより跣起される電圧は、
通常、数ＫＶ以上であるが、静電対策が講じられた作業
環境では、これを数１０Ｖまで低下させることができる
。また、液晶表示素子に使用されているようなガラス基
板上に堆積された絶縁膜の絶縁耐圧と絶縁膜厚との関係
から、絶縁膜には、１ＧΩＶ以上の電圧が印加されない
ようにする必要がある。

この点に関し、本実施例に係るａ−８ｉダイオードを使
用したマトリクス配線基板では、印加電圧が６０ｖであ
るときの非線形素子回路２１，２２の抵抗値を１ＧΩ以
下とすることができ、６×１０−’Ａ以上の電流を渡す
ことができた。また、静電対策済みの作業環境において
、何らかの異常で発生した１ＧΩＶ以上の電圧が基板に
印加された場合でも、非線形素子回路２１．２２を介し
て共通電極９，１０に電流が流れることにより、配線の
絶縁破壊が防止可能であることを確認することができた
。

第５図は本発明の第２の実施例に係るマトリクス配線基
板の回路図である。

この実施例では、ゲート端子５及びドレイン端子７と共
通電極９．１０との間だけでなく、各チエツク用端子６
，８と共通電極９，１０との間にも夫々非線形素子回路
３１．３２を接続している。

その他の構成は第１図と同様である。

即ち、ゲートパスライン３及びドレインパスライン４の
ゲート端子５及びドレイン端子７と反対側の端部には、
チエツク用電極６，８が設けられているが、従来、この
チエツク用端子６，８をも共通電極９．１０に接続する
と、全く配線チエツクを行なうことができないため、チ
エツク用端子θ、８は共通電極９．１０から切り離さざ
るを得なかった。

しかしながら、本実施例ではチエツク用端子６゜８と共
通電極９．１０との間に夫々非線形素子回路３１．３２
を接続したことにより、配線チエツクに何ら支障を与え
ずに、しかも各パスライン３゜４の両端から共通電極９
，１０に電流を逃すことで、更に良好な静電保護機能を
持たせることができる。

第６図は本発明の第３の実施例に係るマトリクス配線基
板の回路図である。

この実施例では、各ゲート電極５、ドレイン電極７及び
チエツク用電極８，８と共通電極９．１０との間だけで
なく、隣接するゲートパスライン３の両端部同士、隣接
するドレインパスライン４の両端部同士、及びマトリク
スの四隅に位置するゲートパスライン３とドレインパス
ライン４の両端部同士も、夫々非線形素子回路４１，４
２．４３を介して接続している。その他の構成は第５図
の回路と同様である。

非線形素子回路４１〜４３のうち、非線形素子回路４１
．４２は、夫々非線形素子回路２１，２２と同様に構成
することができる。また、非線形素子回路４Ｂは、例え
ば第７図に示すように構成することができる。即ち、第
７図（ａ）は非線形素子回路４３の平面図、同図（ｂ）
は同図（ａ）の■ｂ−■ｂ線による断面図である。この
図に示すように、この非線形素子回路４３は、ガラス基
板２５上に、ゲートパスライン３側から延びる下層配線
２９ａと、ドレインパスライン４側から延びる上層配線
２９ｂとを部分的に重複させて配置し、その間にノンド
ープのａ−８ｉ膜２７を介在させた構成となっている。

なお、下層配線２９ａ及び上層配線２９ｂとしては、前
述と同様、＆−８ｉ膜２７との間でメタルシロットキー
接合となる金属を使用すれば良い。

本実施例によれば、非線形素子回路４１〜４３を介して
各パスライン３．４の端部がループ状に接続されるので
、このマトリクス配線基板が液晶表示素子の製造工程の
後工程で切断マーク１２をつなぐ線で切り離され、各端
子５〜８のシャントが無くなった場合でも、非線形素子
回路４１〜４３によるループ状の電流経路の存在によっ
て、その後の静電破壊を防止することができる。そして
、この場合でも、非線形素子回路４１〜４３の作用によ
って、上記ループ状の電流経路の存在が電流チエツク動
作及び液晶表示動作に電気的影響を与えることはない。

第８図は本発明の第４の実施例に係るマ）　ＩＪクス配
線基板の回路図である。

この実施例では、マトリクスの四隅に位置するゲートパ
スライン３とドレインパスライン４の両端部同士を接続
する非線形素子回路を２組の非線形素子回路４５．４６
で構成し、これらの回路４５．４６間に、上下層配線を
コンタクトする部分を設け、この部分を静電保護端子引
出部５１としている。そして、この静電保護端子引出部
５１と共通電極９．１０との間に、夫々静電保護端子５
２．５３を接続している。これらの静電保護端子５２．
５３は、切断マーク１２を結ぶ線を横切るように配置さ
れている。その他の構成は第６図の回路と同様である。

この実施例によれば、静電保護端子５２．５３が設けら
れているので、共通電極９，１０の切り離し後のモジュ
ール駆動回路取りつけ時に、静電保護端子５２．５３を
介して外部回路で接地することができ、更に良好な静電
保護機能を持たせることができる。

第９図は本発明の第５の実施例に係るマトリクス配線基
板の回路図である。

この実施例では、第１図におけるパックド−バックダイ
オードによる非線形素子回路２１．２２の代わりに、一
対のＴＰＴからなる非線形素子回路６１．Ｅｔ２を使用
している。その他の構成については第１図の回路と同様
である。

即ち、非線形素子回路６１は、そのゲートとドレインと
が接続されたＴＦＴ８１ａ、Ｅ３１ｂを、ソースとドレ
インとを結合することによって接続してなるものである
。また、非線形素子回路６２も同様にＴＦＴ８２ａ、６
２ｂを接続して構成されている。ＴＦＴ８１ａ、６１ｂ
、８２ａ、８２ｂは、マトリクスを構成するＴＦＴ２と
同様、ａ−８ｔにて構成することができる。

第１０図は、下層配線からなるゲートパスライン３につ
ながる非線形素子回路６１を示す図で、同図（ａ）はそ
の等価回路、同図（ｂ）はその平面図、同図（ｃ）は同
図（ｂ）のＸｃ−Ｘｃ線による断面図である。この非線
形素子回路６１は、ガラス基板２５の上に下層配線につ
ながるゲート電極７１ａ、７１ｂを所定間隔を空けて形
成し、更にその上にゲート絶縁膜７２及びａ−８１膜７
３を順次形成し、ゲート絶縁膜７２にゲート電極７１ａ
、７１ｂへのコンタクトホールを形成した後、ａ−８ｔ
膜７３の上に、端部がゲート電極７１ａ、７１ｂと夫々
コンタクトするように、コテ状のソースのドレイン電極
７４ａ、７４ｂを形成することにより製造することがで
きる。

また、第１１図は、上層配線からなるドレインパスライ
ン３につながる非線形素子回路６２を示す図で、同図（
ａ）はその等価回路図、同図（ｂ）はその平面図、同図
（Ｃ）は同図（ｂ）のＸＩｃ−ＸＩｃ線による断面図で
ある。この非線形素子回路６２は、ガラス基板２５の上
に下層配線からなる矩形状のゲート電極７５　ａ、　７
５　ｂを所定間隔を空けて形成し、更にその上に、ゲー
ト絶縁膜７６及びａ−８ｉ膜７７を順次形成し、ゲート
絶縁膜７６にコンタクトホールを形成した後、ａ−８ｉ
膜７７の上に、端部がゲート電極７５　ａ　、７５ｂと
夫々コンタクトするように、上層配線につながるコテ状
のソース・ドレイン電極７８　ａ　＋　　７８ｂを形成
することにより製造することができる。

第１２図は、このように構成された一対のＴＦＴによる
非線形素子回路６１．６２の電圧−電流特性の一例を示
すグラフ図である。この図からも明らかなように、非線
形素子回路８１．Ｅ１２は、印加電圧が３０Ｖ以下では
、その電流値が１Ｏ−９Ａ以下、その抵抗値が１ＧΩ以
上となり、印加電圧が６０ｖ以上では、その電流値が１
Ｏ−８Ａ以上、その抵抗値が１ＧΩＭΩ以下となる。

したがって、この実施例においても、第１の実施例と同
様、配線チエツク時の非線形素子回路６１．６２の抵抗
値は配線抵抗に比べて無視できるほど大きいので、配線
チエツクを正常に行なうことができ、また、静電気のよ
うに高い電圧が発生した場合には、非線形素子回路６１
．６２の抵抗値が十分に小さな値になるので、確実な静
電保護を図ることができる。

第１３図は本発明の第６の実施例に係るマトリクス配線
基板の回路図である。

この実施例では、ゲート端子５及びドレイン端子７と共
通端子９，１０との間だけでなく、各チエツク用端子６
，８と共通端子９，１０との間にも夫々第５の実施例と
同様の非線形素子回路６３゜６４を接続したもので、第
２の実施例におけるバックドーパツクダイオードによる
各非線形素子回路２１，２２．３１．３２をＴＦＴ対に
よる非線形素子回路６１〜６４に置き換えたものである
。

非線形素子回路８３．８４は非線形素子回路６１゜６２
と同様に構成できることはいうまでもない。

このように、ＴＦＴのゲートをソース・ドレインに接続
することにより、２個の３端子素子の組合せにより非線
形素子回路を構成することができ、これを前述した第３
及び第４の実施例に適用することも可能である。

これにより、配線チエツクを正常に行なうことができ、
しかも静電防止の効果を高め、製品の歩留まりを大幅に
向上させることができる。

［発明の効果］ 以上述べたように、本発明によれば、第１及び第２の層
配線と共通電極との間に非線形素子回路が接続し、この
非線形素子回路を低電圧印加時は高抵抗素子、高電圧印
加時は低抵抗素子として機能させるようにしたので、配
線チエツクを容易に行なうことができ、しかも良好な静
電破壊防止効果を得ることができる。

また、隣接する層配線相互間にも非線形素子回路を接続
することにより、共通電極を切り離した後においても、
十分な静電保護を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るマ）　ＩＪクス電
極基板の回路図、第２図（ａ）は同電極基板におけるゲ
ート端子につながる非線形素子回路の等価回路図、第２
図（ｂ）はその平面図、第２図（ｃ）は同図（ｂ）のｌ
Ｉｃ−ｌＩｃ線による断面図、第３図（ａ）は同電極基
板におけるドレイン端子につながる非線形素子回路の等
価回路図、第３図（ｂ）はその平面図、第３図（ｃ）は
同図（ｂ）のｍｃ−ｍｃ線による断面図、第４図は同非
線形素子回路の電圧−電流特性を示すグラフ図、第５図
は本発明の第２の実施例に係るマトリクス配線基板の回
路図、第６図は本発明の第３の実施例に係るマトリクス
配線基板の回路図、第７図（ａ）は同配線基板における
マトリクスコーナ一部の非線形素子回路の平面図、第７
図（ｂ）は同図（ａ）の■ｂ−■ｂ線による断面図、第
８図は本発明の第４の実施例に係るマトリクス配線基板
の回路図、第９図は本発明の第５の実施例に係るマトリ
クス配線基板の回路図、第１０図（ａ）は同電極基板に
おけるゲートパスラインにつながる非線形素子回路の等
価回路図、第１０図（ｂ）はその平面図、第１０図（Ｃ
）はそのＸｃ−Ｘｃ線による断面図、第１１図（ａ）は
同電極基板におけるドレインパスラインにつながる非線
形素子回路の等価回路図、第１１図（ｂ）はその平面図
、第１１図（ｃ）は同図（ｂ）のＸＩｃ−ＸＩｃ線によ
る断面図、第１２図は同非線形素子回路の電圧−電流特
性を示すグラフ図、第１３図は本発明の第６の実施例に
係るマトリクス配線基板の回路図、第１４図は従来のマ
トリクス配線基板の回路図である。 １；画素電極、２．８１ａ、８１ｂｔ　８２ａ。

Claims (3)

【特許請求の範囲】
1. （１）絶縁基板と、この絶縁基板上に配設された第１の
   層配線と、前記絶縁基板上に配設され前記第１の層配線
   と交差する第２の層配線と、少なくとも前記第１及び第
   ２の層配線が交差する部分の両層配線間に介装された絶
   縁膜と、前記第１及び第２の層配線に共通に接続されて
   前記絶縁膜の静電破壊を防止する共通電極とを有するマ
   トリクス電極基板において、前記第１及び第２の層配線
   と前記共通電極との間に両者間の電位差が大きくなるに
   従ってその抵抗値が非線形的に減少する非線形素子回路
   を接続したことを特徴とするマトリクス電極基板。
2. （２）前記非線形素子回路は、前記第１の層配線、前記
   第２の層配線並びに前記第１及び第２の層配線の各隣接
   層配線相互間にも接続されていることを特徴とする請求
   項１に記載のマトリクス電極基板。
3. （３）前記非線形素子回路は、その両端に印加された電
   圧が３０Ｖ以下のときの抵抗値が１ＧΩ以上で、その両
   端に印加された電圧が６０Ｖ以上のときの抵抗値が１Ｇ
   Ω以下であることを特徴とする請求項１又は２に記載の
   マトリクス電極基板。