JP2687667B2 - マトリクス電極基板およびその製造方法 - Google Patents
マトリクス電極基板およびその製造方法Info
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- JP2687667B2 JP2687667B2 JP10058990A JP10058990A JP2687667B2 JP 2687667 B2 JP2687667 B2 JP 2687667B2 JP 10058990 A JP10058990 A JP 10058990A JP 10058990 A JP10058990 A JP 10058990A JP 2687667 B2 JP2687667 B2 JP 2687667B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばアクティブマトリクス型液晶表示素
子の駆動電極等に使用されるマトリクス電極基板に関
し、特に製造工程時の静電破壊を防止するための共通電
極が形成されたマトリクズ電極基板およびその製造方法
に関する。
子の駆動電極等に使用されるマトリクス電極基板に関
し、特に製造工程時の静電破壊を防止するための共通電
極が形成されたマトリクズ電極基板およびその製造方法
に関する。
［従来の技術］ 従来、この種のマトリクス配線基板は、ガラス基板上
に下層配線と上層配線とを絶縁膜又は絶縁膜及び半導体
膜を介して積層して構成されている。このため、製造工
程時等において、静電気により絶縁膜が破損して、上層
配線と下層配線との短絡が生じやすい。従って、これを
防止するための種々の対策が施されている。
に下層配線と上層配線とを絶縁膜又は絶縁膜及び半導体
膜を介して積層して構成されている。このため、製造工
程時等において、静電気により絶縁膜が破損して、上層
配線と下層配線との短絡が生じやすい。従って、これを
防止するための種々の対策が施されている。
第14図は、このような対策が施された従来のマトリク
ス基板の回路図である。なお、ここでは一例として薄膜
トランジスタ（以下、TFTと呼ぶ）アクティブマトリク
ス型の液晶表示素子用のマトリクス配線基板について説
明する。
ス基板の回路図である。なお、ここでは一例として薄膜
トランジスタ（以下、TFTと呼ぶ）アクティブマトリク
ス型の液晶表示素子用のマトリクス配線基板について説
明する。
ガラス基板上には、液晶表示装置の各画素に対応した
多数の画素電極１とこれらの画素電極１を個別に駆動す
るアモルファスシリコン（a-Si）からなる多数のTFT2と
が、マトリクス状に配設されている。そして、各TFT2の
ゲートは、Ｘ方向に延びるゲートバスライン３に列単位
で接続され、各TFT2のドレインは、Ｙ方向に延びるドレ
インバスライン４に行単位で接続されている。ゲートバ
スライン３は、その一端がゲート端子５に夫々接続さ
れ、他端がチェック用端子６に接続されたものとなって
いる。また、ドレインバスライン４は、その一端がドレ
イン端子７に接続され、他端がチェック用端子８に接続
されたものとなっている。
多数の画素電極１とこれらの画素電極１を個別に駆動す
るアモルファスシリコン（a-Si）からなる多数のTFT2と
が、マトリクス状に配設されている。そして、各TFT2の
ゲートは、Ｘ方向に延びるゲートバスライン３に列単位
で接続され、各TFT2のドレインは、Ｙ方向に延びるドレ
インバスライン４に行単位で接続されている。ゲートバ
スライン３は、その一端がゲート端子５に夫々接続さ
れ、他端がチェック用端子６に接続されたものとなって
いる。また、ドレインバスライン４は、その一端がドレ
イン端子７に接続され、他端がチェック用端子８に接続
されたものとなっている。
ここで、例えばゲートバスライン３は下層配線、ドレ
インバスライン４は上層配線にて形成されているが、両
配線のクロス点Ｐは、マトリクス数だけ発生する。ま
た、画素毎に設けられるTFT2もMOSトランジスタと同様
に、ゲート絶縁膜が上下層配線に挟まれている。
インバスライン４は上層配線にて形成されているが、両
配線のクロス点Ｐは、マトリクス数だけ発生する。ま
た、画素毎に設けられるTFT2もMOSトランジスタと同様
に、ゲート絶縁膜が上下層配線に挟まれている。
これらのことから、上下層配線のクロス点Ｐ及びTFT2
の部分が、製造工程等において静電破壊されることが多
く、製品の歩留まり低下の原因となっている。
の部分が、製造工程等において静電破壊されることが多
く、製品の歩留まり低下の原因となっている。
そこで、従来は、ゲート端子５及びドレイン端子７の
外周に夫々下層配線からなる共通電極９及び上層配線か
らなる共通電極10を設け、その４角を上下層配線コンタ
クト11によって接続すると共に、各ゲート端子５及び各
ドレイン端子７を夫々共通電極9,10に共通に接続するよ
うにしている。これにより、上下層配線を等電位に保つ
ことができ、静電破壊の発生を防止することができる。
外周に夫々下層配線からなる共通電極９及び上層配線か
らなる共通電極10を設け、その４角を上下層配線コンタ
クト11によって接続すると共に、各ゲート端子５及び各
ドレイン端子７を夫々共通電極9,10に共通に接続するよ
うにしている。これにより、上下層配線を等電位に保つ
ことができ、静電破壊の発生を防止することができる。
なお、この共通電極9,10は、製造工程の後工程の段階
で切断マーク12で示す位置から切断され切り離されるよ
うになっている。
で切断マーク12で示す位置から切断され切り離されるよ
うになっている。
また、共通電極を切断領域内に設け残す方法が特開昭
63-85586号公報で示されているが、その場合は、抵抗体
やninダイオードのインピーダンス素子を、配線と共通
電極間に接続している。しかし、その抵抗値は約10MΩ
でTFTのゲード・ドレイン間の抵抗に比べて十分小さい
ものであり、配線の切れかかりやレアショートに対する
測定精度を落とす欠点があった。また、共通電極が実デ
バイス中に残り、実デバイスの駆動時にインピーダンス
ネットワークがぶら下がり、駆動に支障がでる場合があ
った。
63-85586号公報で示されているが、その場合は、抵抗体
やninダイオードのインピーダンス素子を、配線と共通
電極間に接続している。しかし、その抵抗値は約10MΩ
でTFTのゲード・ドレイン間の抵抗に比べて十分小さい
ものであり、配線の切れかかりやレアショートに対する
測定精度を落とす欠点があった。また、共通電極が実デ
バイス中に残り、実デバイスの駆動時にインピーダンス
ネットワークがぶら下がり、駆動に支障がでる場合があ
った。
さらに、他の方法として、配線検査の簡便さを兼ね
て、配線群の各配線間に短絡接続と非線形素子接続を繰
り返し、配線群が１本の連続的に蛇行した配線として検
査できる方法が、特開昭63-106788号公報に示されてい
る。しかしその配線検査法は、１本毎の検査ができず、
切りかかりやレアショートの高抵抗不良の精度が悪く、
１本の不良も確実に防止することを可能にするための高
精度の検査はできなかった。また、その配線間配線は実
デバイス中に残るため、その配線間接続配線をエッチン
グで切断する工程が必須になるという欠点があった。更
に、用いられる非線形素子のダイオードはしきい値の２
倍以上の電圧差で電流が流れるものであるが、それは一
般的なダイオード特性を述べているにすぎなく詳細が不
明であった。
て、配線群の各配線間に短絡接続と非線形素子接続を繰
り返し、配線群が１本の連続的に蛇行した配線として検
査できる方法が、特開昭63-106788号公報に示されてい
る。しかしその配線検査法は、１本毎の検査ができず、
切りかかりやレアショートの高抵抗不良の精度が悪く、
１本の不良も確実に防止することを可能にするための高
精度の検査はできなかった。また、その配線間配線は実
デバイス中に残るため、その配線間接続配線をエッチン
グで切断する工程が必須になるという欠点があった。更
に、用いられる非線形素子のダイオードはしきい値の２
倍以上の電圧差で電流が流れるものであるが、それは一
般的なダイオード特性を述べているにすぎなく詳細が不
明であった。
［発明が解決しようとする課題］ ところで、例えば液晶表示素子等では、上下層配線
を、画像の水平及び垂直解像度を決める水平画素数及び
垂直画素数分だけ備える必要があり、その数は1000本以
上にもなる。従って、製品生産の上では、その製造工程
において配線の良否を十分に検査・管理する必要があ
る。
を、画像の水平及び垂直解像度を決める水平画素数及び
垂直画素数分だけ備える必要があり、その数は1000本以
上にもなる。従って、製品生産の上では、その製造工程
において配線の良否を十分に検査・管理する必要があ
る。
しかしながら、上述した従来のマトリクス電極基板で
は、静電対策を施すために全ての配線が共通電極にシャ
ントされているため、配線の良否を判定するための配線
チェック（Ｉ−Ｖチェック）におけるチェック感度が低
く、検査が非常に困難であるという問題点があった。
は、静電対策を施すために全ての配線が共通電極にシャ
ントされているため、配線の良否を判定するための配線
チェック（Ｉ−Ｖチェック）におけるチェック感度が低
く、検査が非常に困難であるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであっ
て、静電破壊を防止することができると共に、配線チェ
ックも容易に行なうことができるマトリクス電極基板お
よびその製造方法を提供することを目的とする。
て、静電破壊を防止することができると共に、配線チェ
ックも容易に行なうことができるマトリクス電極基板お
よびその製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係るマトリクス電極基板は、絶縁基板と、こ
の絶縁基板上に配設された第１の層配線と、前記絶縁基
板上に配設され前記第１の層配線と交差する第２の層配
線と、少なくとも前記第１及び第２の層配線が交差する
部分の両層配線間に介装された絶縁膜と、前記第１及び
第２の層配線に共通に接続されて前記絶縁膜の静電破壊
を防止する共通電極とを有するマトリクス電極基板にお
いて、1.前記第１及び第２の層配線と前記共通電極との
間にノンドープ半導体層とショットキー金属膜との接触
によるショットキーダイオードからなる非線形素子回路
を接続したこと、2.前記第１及び第２の層配線と前記共
通電極との間に、ノンドープ半導体層とショットキー金
属膜との接触によるソース・ドレインショットキーコン
タクトの薄膜トランジスタからなる非線形素子回路を接
続したこと、3.前記絶縁基板の切断マークで囲まれた領
域外に設けられた前記共通電極と、前記第１及び第２の
層配線の外部接続端子との間に、非線形素子回路が設け
られたこと、4.前記第１及び第２の層配線の、外部接続
端子と、該層配線の電気的チェック用端子との両端と、
前記共通電極間の全てに非線形素子回路が設けられたこ
と、5.非線形素子回路は前記第１の層配線、前記第２の
層配線並びに前記第１及び第２の層配線の両端の各隣接
層配線相互間にも全て接続されていること、6.前記第１
及び第２の層配線の各隣接層配線相互間に接続された非
線形素子回路は、該非線形素子回路から独立に引き出さ
れた配線で外部接続用静電保護端子に接続されているこ
とを特徴とする。
の絶縁基板上に配設された第１の層配線と、前記絶縁基
板上に配設され前記第１の層配線と交差する第２の層配
線と、少なくとも前記第１及び第２の層配線が交差する
部分の両層配線間に介装された絶縁膜と、前記第１及び
第２の層配線に共通に接続されて前記絶縁膜の静電破壊
を防止する共通電極とを有するマトリクス電極基板にお
いて、1.前記第１及び第２の層配線と前記共通電極との
間にノンドープ半導体層とショットキー金属膜との接触
によるショットキーダイオードからなる非線形素子回路
を接続したこと、2.前記第１及び第２の層配線と前記共
通電極との間に、ノンドープ半導体層とショットキー金
属膜との接触によるソース・ドレインショットキーコン
タクトの薄膜トランジスタからなる非線形素子回路を接
続したこと、3.前記絶縁基板の切断マークで囲まれた領
域外に設けられた前記共通電極と、前記第１及び第２の
層配線の外部接続端子との間に、非線形素子回路が設け
られたこと、4.前記第１及び第２の層配線の、外部接続
端子と、該層配線の電気的チェック用端子との両端と、
前記共通電極間の全てに非線形素子回路が設けられたこ
と、5.非線形素子回路は前記第１の層配線、前記第２の
層配線並びに前記第１及び第２の層配線の両端の各隣接
層配線相互間にも全て接続されていること、6.前記第１
及び第２の層配線の各隣接層配線相互間に接続された非
線形素子回路は、該非線形素子回路から独立に引き出さ
れた配線で外部接続用静電保護端子に接続されているこ
とを特徴とする。
とくに本願発明によれば、上記非線形素子回路はマト
リックス内のアクティブスイッチング素子より高いしき
い値特性を有し、しきい値以下における抵抗値がマトリ
ックス配線抵抗値より大きい値であることを特徴として
いる。
リックス内のアクティブスイッチング素子より高いしき
い値特性を有し、しきい値以下における抵抗値がマトリ
ックス配線抵抗値より大きい値であることを特徴として
いる。
また、本願発明によれば、絶縁基板と、この絶縁基板
上に配設された第１の層配線と、前記絶縁基板上に配設
され前記第１の層配線と交差する第２の層配線と、少な
くとも前記第１及び第２の層配線が交差する部分の両層
配線間に介装された絶縁膜とを有し、前記第１及び第２
の層配線に共通に接続されていた前記絶縁膜の静電破壊
を防止する共通電極を切断除去してマトリックス電極基
板を得る製造方法において、前記切断除去前に前記共通
電極と、前記第１及び第２の層配線の外部接続端子との
間に非線形素子回路を設け、前記切断時に前記非線形素
子回路を前記共通電極とともに切断除去することを特徴
とするマトリックス電極基板の製造方法をも得られる。
上に配設された第１の層配線と、前記絶縁基板上に配設
され前記第１の層配線と交差する第２の層配線と、少な
くとも前記第１及び第２の層配線が交差する部分の両層
配線間に介装された絶縁膜とを有し、前記第１及び第２
の層配線に共通に接続されていた前記絶縁膜の静電破壊
を防止する共通電極を切断除去してマトリックス電極基
板を得る製造方法において、前記切断除去前に前記共通
電極と、前記第１及び第２の層配線の外部接続端子との
間に非線形素子回路を設け、前記切断時に前記非線形素
子回路を前記共通電極とともに切断除去することを特徴
とするマトリックス電極基板の製造方法をも得られる。
［作用］ 本発明においては、第１及び第２の層配線と共通電極
との間に非線形素子回路が接続されているので、この非
線形素子回路を、高電圧印加時は低抵抗素子、配線チェ
ック時は高抵抗素子として機能させることができる。こ
れにより、静電気の印加時には、前記非線形素子回路及
び共通電極を介して電流が流れるので、各層配線を静電
破壊から守ることができる。また、配線チェック時の低
い検査電圧の印加時には、前記非線形素子回路の抵抗値
が配線抵抗値に比べて非常に大きいため、個々の層配線
のチェックを容易に行なうことができる。
との間に非線形素子回路が接続されているので、この非
線形素子回路を、高電圧印加時は低抵抗素子、配線チェ
ック時は高抵抗素子として機能させることができる。こ
れにより、静電気の印加時には、前記非線形素子回路及
び共通電極を介して電流が流れるので、各層配線を静電
破壊から守ることができる。また、配線チェック時の低
い検査電圧の印加時には、前記非線形素子回路の抵抗値
が配線抵抗値に比べて非常に大きいため、個々の層配線
のチェックを容易に行なうことができる。
また、非線形素子回路をノンドープ半導体層とショッ
トキー金属との接触によるショットキーダイオード又は
ショットキーコンタクトのソース・ドレイン電極のTFT
の構成としたので、ninダイオードなどのオーミック電
極構造より、より高しきい値で高抵抗にでき、配線チェ
ックと静電破壊防止を効果的に実施できる。
トキー金属との接触によるショットキーダイオード又は
ショットキーコンタクトのソース・ドレイン電極のTFT
の構成としたので、ninダイオードなどのオーミック電
極構造より、より高しきい値で高抵抗にでき、配線チェ
ックと静電破壊防止を効果的に実施できる。
また、共通配線を切断領域外とし、配線チェック時ま
では非線形素子でチェックを確実にでき、最終の実デバ
イス時には共通配線が切り落とされるから、実デバイス
の駆動に悪影響を与えることがない。
では非線形素子でチェックを確実にでき、最終の実デバ
イス時には共通配線が切り落とされるから、実デバイス
の駆動に悪影響を与えることがない。
また、各層配線の外部接続端子と配線の電気的チェッ
ク用端子との両端に、共通電極間の全てに非線形素子回
路を設けたので、静電気の放出パスがより短くでき、静
電保護機能が向上する。
ク用端子との両端に、共通電極間の全てに非線形素子回
路を設けたので、静電気の放出パスがより短くでき、静
電保護機能が向上する。
また、外部接続用に独立に静電保護端子を設けたの
で、グランド又は対向基板にも接続でき、基準電位に接
続できる利点がある。
で、グランド又は対向基板にも接続でき、基準電位に接
続できる利点がある。
また、非線形素子回路は、実デバイスの駆動電圧にお
けるON抵抗より高抵抗で、静電気の電圧では同程度以下
の抵抗となるように、配線チェックの精度と静電破壊防
止の両方が満たされる。
けるON抵抗より高抵抗で、静電気の電圧では同程度以下
の抵抗となるように、配線チェックの精度と静電破壊防
止の両方が満たされる。
なお、各層配線と共通電極との間だけでなく、隣接す
る層配線相互間にも非線形素子回路を接続すると、全て
の層配線が前記非線形素子回路を介してループ状に接続
されることになるので、共通電極が切り離された後の工
程においても電流経路が形成され、静電破壊を防止する
ことができる。
る層配線相互間にも非線形素子回路を接続すると、全て
の層配線が前記非線形素子回路を介してループ状に接続
されることになるので、共通電極が切り離された後の工
程においても電流経路が形成され、静電破壊を防止する
ことができる。
［実施例］ 以下、添付の図面を参照して本発明の実施例について
説明する。
説明する。
第１図は本発明の第１の実施例に係るマトリクス電極
基板の回路図である。なお、この第１図において第14図
と同一部分には同一符号を付し、重複する部分の説明は
省略する。
基板の回路図である。なお、この第１図において第14図
と同一部分には同一符号を付し、重複する部分の説明は
省略する。
この実施例に係るマトリクス電極基板が、第14図に示
した従来のものと異なる点は、下層配線である各ゲート
端子５と共通電極９との間に夫々非線形素子回路21が接
続され、上層配線である各ドレイン端子７と共通電極10
との間に夫々非線形素子回路22が接続されている点であ
る。
した従来のものと異なる点は、下層配線である各ゲート
端子５と共通電極９との間に夫々非線形素子回路21が接
続され、上層配線である各ドレイン端子７と共通電極10
との間に夫々非線形素子回路22が接続されている点であ
る。
これらの非線形素子回路21,22は、所謂バックトーバ
ックダイオードと呼ばれる夫々カソードが接続された一
対のダイオード21a,21b及び22a,22bから構成されてい
る。これらのダイオード21a,21b,22a,22bは、例えばア
モルファスシリコン（a-Si）を使用したメタルショット
キー型のダイオードにて構成することができる。
ックダイオードと呼ばれる夫々カソードが接続された一
対のダイオード21a,21b及び22a,22bから構成されてい
る。これらのダイオード21a,21b,22a,22bは、例えばア
モルファスシリコン（a-Si）を使用したメタルショット
キー型のダイオードにて構成することができる。
即ち、第２図は、下層配線からなるゲートバスライン
３につながる非線形素子回路21を示す図で、同図（ａ）
はその等価回路図、同図（ｂ）はその平面図、同図
（ｃ）は同図（ｂ）のIIc-IIc線による断面図である。
この図に示すように、ガラス基板25の上にダイオード21
a,21bの各アノード電極を構成する下層配線26a,26bを所
定の間隔を空けて形成し、更に、それらの上にノンドー
プのa-Si膜27を形成することにより、非線形素子回路21
を極めて簡単に形成することができる。下層配線26a,26
bの材料としては、a-Si膜27との間でメタルショットキ
ー接合となるような金属、例えばクロム、ニクロム又は
チタン等が好適である。
３につながる非線形素子回路21を示す図で、同図（ａ）
はその等価回路図、同図（ｂ）はその平面図、同図
（ｃ）は同図（ｂ）のIIc-IIc線による断面図である。
この図に示すように、ガラス基板25の上にダイオード21
a,21bの各アノード電極を構成する下層配線26a,26bを所
定の間隔を空けて形成し、更に、それらの上にノンドー
プのa-Si膜27を形成することにより、非線形素子回路21
を極めて簡単に形成することができる。下層配線26a,26
bの材料としては、a-Si膜27との間でメタルショットキ
ー接合となるような金属、例えばクロム、ニクロム又は
チタン等が好適である。
また、第３図は、上層配線からなるドレインバスライ
ン４につながる非線形素子回路22を示す図で、同図
（ａ）はその等価回路図、同図（ｂ）はその平面図、同
図（ｃ）は同図（ｂ）のIIIc-IIIc線による断面図であ
る。この図に示すように、ガラス基板25の上にノンドー
プのa-Si膜27を形成し、更にその上にダイオード22a,22
bの各アノード電極を構成する上層配線28a,28bを所定の
間隔を空けて形成することにより、非線形素子回路22を
形成することができる。なお、上層配線28a,28bも下層
配線26a,26bと同じ材料が使用される。
ン４につながる非線形素子回路22を示す図で、同図
（ａ）はその等価回路図、同図（ｂ）はその平面図、同
図（ｃ）は同図（ｂ）のIIIc-IIIc線による断面図であ
る。この図に示すように、ガラス基板25の上にノンドー
プのa-Si膜27を形成し、更にその上にダイオード22a,22
bの各アノード電極を構成する上層配線28a,28bを所定の
間隔を空けて形成することにより、非線形素子回路22を
形成することができる。なお、上層配線28a,28bも下層
配線26a,26bと同じ材料が使用される。
次に、このように構成された本実施例に係るマトリク
ス電極基板の動作について説明する。
ス電極基板の動作について説明する。
第４図は、上記のようにして構成された非線形素子回
路21,22の電圧−電流特性の一例を示すグラフ図であ
る。この図からも明らかなように、非線形素子回路21,2
2は、印加される電圧が30V以下のときには、殆ど電流を
流さず、印加電圧が30Vを超えた付近から、その電流値
が指数関数的に増大するような特性を示す。
路21,22の電圧−電流特性の一例を示すグラフ図であ
る。この図からも明らかなように、非線形素子回路21,2
2は、印加される電圧が30V以下のときには、殆ど電流を
流さず、印加電圧が30Vを超えた付近から、その電流値
が指数関数的に増大するような特性を示す。
このため、配線チェック時に5V以下の電圧を、各チェ
ック用端子6,8に印加した場合には、非線形素子回路21,
22が10GΩ以上の抵抗値を示すことにより、各配線のオ
ープン・ショートのチェックを支障なく行なうことがで
きる。これは、液晶表示素子の配線抵抗が通常1KΩ〜50
KΩ程度であり、チェック時に付加される非線形素子回
路21,22の抵抗値10GΩは実質上無視できるためである。
ック用端子6,8に印加した場合には、非線形素子回路21,
22が10GΩ以上の抵抗値を示すことにより、各配線のオ
ープン・ショートのチェックを支障なく行なうことがで
きる。これは、液晶表示素子の配線抵抗が通常1KΩ〜50
KΩ程度であり、チェック時に付加される非線形素子回
路21,22の抵抗値10GΩは実質上無視できるためである。
一方、静電気が発生することにより誘起される電圧
は、通常、数KV以上であるが、静電対策が講じられた作
業環境では、これを数10Vまで低下させることができ
る。また、液晶表示素子に使用されているようなガラス
基板上に堆積された絶縁膜の絶縁耐圧と絶縁膜厚との関
係から、絶縁膜には、100V以上の電圧が印加されないよ
うにする必要がある。
は、通常、数KV以上であるが、静電対策が講じられた作
業環境では、これを数10Vまで低下させることができ
る。また、液晶表示素子に使用されているようなガラス
基板上に堆積された絶縁膜の絶縁耐圧と絶縁膜厚との関
係から、絶縁膜には、100V以上の電圧が印加されないよ
うにする必要がある。
この点に関し、本実施例に係るノンドープa-Siのショ
ットキーダイオードを使用したマトリクス配線基板で
は、印加電圧が60Vであるときの非線形素子回路21,22の
抵抗値を1GΩ以下とすることができ、６×10-8Ａ以上の
電流を流すことができた。また、静電対策済みの作業環
境において、何らかの異常で発生した100V以上の電圧が
基板に印加された場合でも、非線形素子回路21,22を介
して共通電極9,10に電流が流れることにより、配線の絶
縁破壊が防止可能であることを確認することができた。
ットキーダイオードを使用したマトリクス配線基板で
は、印加電圧が60Vであるときの非線形素子回路21,22の
抵抗値を1GΩ以下とすることができ、６×10-8Ａ以上の
電流を流すことができた。また、静電対策済みの作業環
境において、何らかの異常で発生した100V以上の電圧が
基板に印加された場合でも、非線形素子回路21,22を介
して共通電極9,10に電流が流れることにより、配線の絶
縁破壊が防止可能であることを確認することができた。
第５図は本発明の第２の実施例に係るマトリクス配線
基板の回路図である。
基板の回路図である。
この実施例では、ゲート端子５及びドレイン端子７と
共通電極9,10との間だけでなく、各チェック用端子6,8
と共通電極9,10との間にも夫々非線形素子回路31,32を
接続している。その他の構成は第１図と同様である。
共通電極9,10との間だけでなく、各チェック用端子6,8
と共通電極9,10との間にも夫々非線形素子回路31,32を
接続している。その他の構成は第１図と同様である。
即ち、ゲートバスライン３及びドレインバスライン４
のゲート端子５及びドレイン端子７と反対側の端部に
は、チェック用電極6,8が設けられているが、従来、こ
のチェック用端子6,8をも共通電極9,10に接続すると、
全く配線チェックを行なうことができないため、チェッ
ク用端子6,8は共通電極9,10から切り離さざるを得なか
った。
のゲート端子５及びドレイン端子７と反対側の端部に
は、チェック用電極6,8が設けられているが、従来、こ
のチェック用端子6,8をも共通電極9,10に接続すると、
全く配線チェックを行なうことができないため、チェッ
ク用端子6,8は共通電極9,10から切り離さざるを得なか
った。
しかしながら、本実施例ではチェック用端子6,8と共
通電極9,10との間に夫々非線形素子回路31,32を接続し
たことにより、配線チェックに何ら支障を与えずに、し
かも各バスライン3,4の両端から共通電極9,10に電流を
逃すことで、更に良好な静電保護機能を持たせることが
できる。
通電極9,10との間に夫々非線形素子回路31,32を接続し
たことにより、配線チェックに何ら支障を与えずに、し
かも各バスライン3,4の両端から共通電極9,10に電流を
逃すことで、更に良好な静電保護機能を持たせることが
できる。
また、切断マーク12に囲まれた領域外にある非線形素
子回路21,22,31,32と共通電極9,10は最終的な実デバイ
スでは切り落とされるから、実デバイスの駆動にインピ
ーダンスが付加されることなく、駆動に支障をきたすこ
とがない。
子回路21,22,31,32と共通電極9,10は最終的な実デバイ
スでは切り落とされるから、実デバイスの駆動にインピ
ーダンスが付加されることなく、駆動に支障をきたすこ
とがない。
第６図は本発明の第３の実施例に係るマトリクス配線
基板の回路図である。
基板の回路図である。
この実施例では、各ゲート電極５、ドレイン電極７及
びチェック用電極6,8と共通電極9,10との間だけでな
く、隣接するゲートバスライン３の両端部同士、隣接す
るドレインバスライン４の両端部同士、及びマトリクス
の四隅に位置するゲートバスライン３とドレインバスラ
イン４の両端部同士も、各々全て非線形素子回路41,42,
43を介して接続している。その他の構成は第５図の回路
と同様である。
びチェック用電極6,8と共通電極9,10との間だけでな
く、隣接するゲートバスライン３の両端部同士、隣接す
るドレインバスライン４の両端部同士、及びマトリクス
の四隅に位置するゲートバスライン３とドレインバスラ
イン４の両端部同士も、各々全て非線形素子回路41,42,
43を介して接続している。その他の構成は第５図の回路
と同様である。
非線形素子回路41〜43のうち、非線形素子回路41,42
は、夫々非線形素子回路21,22と同様に構成することが
できる。また、非線形素子回路43は、例えば第７図に示
すように構成することができる。即ち、第７図（ａ）は
非線形素子回路43の平面図、同図（ｂ）は同図（ａ）の
VIIb-VIIb線による断面図である。この図に示すよう
に、この非線形素子回路43は、ガラス基板25上に、ゲー
トバスライン３側から延びる下層配線29aと、ドレイン
バスライン４側から延びる上層配線29bとを部分的に重
複させて配置し、その間にノンドープのa-Si膜27を介在
させた構成となっている。なお、下層配線29a及び上層
配線29bとしては、前述と同様、a-Si膜27との間でメタ
ルショットキー接合となる金属を使用すれば良い。
は、夫々非線形素子回路21,22と同様に構成することが
できる。また、非線形素子回路43は、例えば第７図に示
すように構成することができる。即ち、第７図（ａ）は
非線形素子回路43の平面図、同図（ｂ）は同図（ａ）の
VIIb-VIIb線による断面図である。この図に示すよう
に、この非線形素子回路43は、ガラス基板25上に、ゲー
トバスライン３側から延びる下層配線29aと、ドレイン
バスライン４側から延びる上層配線29bとを部分的に重
複させて配置し、その間にノンドープのa-Si膜27を介在
させた構成となっている。なお、下層配線29a及び上層
配線29bとしては、前述と同様、a-Si膜27との間でメタ
ルショットキー接合となる金属を使用すれば良い。
本実施例によれば、非線形素子回路41〜43を介して各
バスライン3,4の端部がループ状に接続されるので、こ
のマトリクス配線基板が液晶表示素子の製造工程の後工
程で切断マーク12をつなぐ線で切り離され、各端子５〜
８のシャントが無くなった場合でも、非線形素子回路41
〜43によるループ状の電流経路の存在によって、その後
の静電破壊を防止することができる。そして、この場合
でも、非線形素子回路41〜43の作用によって、上記ルー
プ状の電流経路の存在が電流チェック動作及び液晶表示
動作に電気的影響を与えることはない。
バスライン3,4の端部がループ状に接続されるので、こ
のマトリクス配線基板が液晶表示素子の製造工程の後工
程で切断マーク12をつなぐ線で切り離され、各端子５〜
８のシャントが無くなった場合でも、非線形素子回路41
〜43によるループ状の電流経路の存在によって、その後
の静電破壊を防止することができる。そして、この場合
でも、非線形素子回路41〜43の作用によって、上記ルー
プ状の電流経路の存在が電流チェック動作及び液晶表示
動作に電気的影響を与えることはない。
第８図は本発明の第４の実施例に係るマトリクス配線
基板の回路図である。
基板の回路図である。
この実施例では、マトリクスの四隅に位置するゲート
バスライン３とドレインバスライン４の両端部同士を接
続する非線形素子回路を２組の非線形素子回路45,46で
構成し、これらの回路45,46間に、上下層配線をコンタ
クトする部分を設け、この部分を静電保護端子引出部51
としている。そして、この静電保護端子引出部51と共通
電極9,10との間に、夫々静電保護端子52,53を接続して
いる。これらの静電保護端子52,53は、切断マーク12を
結ぶ線を横切るように配置されている。その他の構成は
第６図の回路と同様である。
バスライン３とドレインバスライン４の両端部同士を接
続する非線形素子回路を２組の非線形素子回路45,46で
構成し、これらの回路45,46間に、上下層配線をコンタ
クトする部分を設け、この部分を静電保護端子引出部51
としている。そして、この静電保護端子引出部51と共通
電極9,10との間に、夫々静電保護端子52,53を接続して
いる。これらの静電保護端子52,53は、切断マーク12を
結ぶ線を横切るように配置されている。その他の構成は
第６図の回路と同様である。
この実施例によれば、静電保護の専用に、独立に引き
出した静電保護端子52,53が設けられているので、共通
電極9,10の切り離し後のモジュール駆動回路取りつけ時
に、静電保護端子52,53を介して対向基板の対向電極に
接続したり、外部回路で接地したり、基準電位に接続す
ることができ、更に良好な静電保護機能を持たせること
ができる。
出した静電保護端子52,53が設けられているので、共通
電極9,10の切り離し後のモジュール駆動回路取りつけ時
に、静電保護端子52,53を介して対向基板の対向電極に
接続したり、外部回路で接地したり、基準電位に接続す
ることができ、更に良好な静電保護機能を持たせること
ができる。
第９図は本発明の第５の実施例に係るマトリクス配線
基板の回路図である。
基板の回路図である。
この実施例では、第１図におけるバックトーバックダ
イオードによる非線形素子回路21,22の代わりに、一対
のショットキー型ソース・ドレイン構造のTFTからなる
非線形素子回路61,62を使用している。その他の構成に
ついては第１図の回路と同様である。
イオードによる非線形素子回路21,22の代わりに、一対
のショットキー型ソース・ドレイン構造のTFTからなる
非線形素子回路61,62を使用している。その他の構成に
ついては第１図の回路と同様である。
即ち、非線形素子回路61は、そのゲートとドレインと
が接続されたTFT61a,61bを、ソースとドレインとを結合
することによって接続してなるものである。また、非線
形素子回路62も同様にTFT62a,62bを接続して構成されて
いる。TFT61a,61b,62a,62bは、マトリクスを構成するTF
T2の一部と同様の、ノンドープa-Siにて構成することが
できる。
が接続されたTFT61a,61bを、ソースとドレインとを結合
することによって接続してなるものである。また、非線
形素子回路62も同様にTFT62a,62bを接続して構成されて
いる。TFT61a,61b,62a,62bは、マトリクスを構成するTF
T2の一部と同様の、ノンドープa-Siにて構成することが
できる。
第10図は、下層配線からなるゲートバスライン３につ
ながる非線形素子回路61を示す図で、同図（ａ）はその
等価回路、同図（ｂ）はその平面図、同図（ｃ）は同図
（ｂ）のXc-Xc線による断面図である。この非線形素子
回路61は、ガラス基板25の上に下層配線につながるゲー
ト電極71a,71bを所定間隔を空けて形成し、更にその上
にゲート絶縁膜72及びノンドープのa-Si膜73を順次形成
し、ゲート絶縁膜72にゲート電極71a,71bへのコンタク
トホールを形成した後、a-Si膜73の上に、端部がゲート
電極71a,71bと夫々コンタクトするように、コ字状のソ
ース・ドレイン電極74a,74bを前述のショットキー金属
膜で形成することにより製造することができる。
ながる非線形素子回路61を示す図で、同図（ａ）はその
等価回路、同図（ｂ）はその平面図、同図（ｃ）は同図
（ｂ）のXc-Xc線による断面図である。この非線形素子
回路61は、ガラス基板25の上に下層配線につながるゲー
ト電極71a,71bを所定間隔を空けて形成し、更にその上
にゲート絶縁膜72及びノンドープのa-Si膜73を順次形成
し、ゲート絶縁膜72にゲート電極71a,71bへのコンタク
トホールを形成した後、a-Si膜73の上に、端部がゲート
電極71a,71bと夫々コンタクトするように、コ字状のソ
ース・ドレイン電極74a,74bを前述のショットキー金属
膜で形成することにより製造することができる。
また、第11図は、上層配線からなるドレインバスライ
ン３につながる非線形素子回路62を示す図で、同図
（ａ）はその等価回路図、同図（ｂ）はその平面図、同
図（ｃ）は同図（ｂ）のXIc-XIc線による断面図であ
る。この非線形素子回路62は、ガラス基板25の上に下層
配線からなる矩形状のゲート電極75a,75bを所定間隔を
空けて形成し、更にその上に、ゲート絶縁膜76及びa-Si
膜77を順次形成し、ゲート絶縁膜76にコンタクトホール
を形成した後、a-Si膜77の上に、端部がゲート電極75a,
75bと夫々コンタクトするように、上層配線につながる
コ字状のソース・ドレイン電極78a,78bを前述のショッ
トキー金属膜で形成することにより製造することができ
る。
ン３につながる非線形素子回路62を示す図で、同図
（ａ）はその等価回路図、同図（ｂ）はその平面図、同
図（ｃ）は同図（ｂ）のXIc-XIc線による断面図であ
る。この非線形素子回路62は、ガラス基板25の上に下層
配線からなる矩形状のゲート電極75a,75bを所定間隔を
空けて形成し、更にその上に、ゲート絶縁膜76及びa-Si
膜77を順次形成し、ゲート絶縁膜76にコンタクトホール
を形成した後、a-Si膜77の上に、端部がゲート電極75a,
75bと夫々コンタクトするように、上層配線につながる
コ字状のソース・ドレイン電極78a,78bを前述のショッ
トキー金属膜で形成することにより製造することができ
る。
第12図は、このように構成された一対のショットキー
型ソース・ドレイン構造のTFT（以後、単にTFTという）
による非線形素子回路61,62の電圧−電流特性の一例を
示すグラフ図である。この図からも明らかなように、非
線形素子回路61,62は、印加電圧が30V以下では、その電
流値が10-9Ａ以下、その抵抗値が1GΩ以上となり、印加
電圧が60V以上では、その電流値が10-8Ａ以上、その抵
抗値が100MΩ以下となる。
型ソース・ドレイン構造のTFT（以後、単にTFTという）
による非線形素子回路61,62の電圧−電流特性の一例を
示すグラフ図である。この図からも明らかなように、非
線形素子回路61,62は、印加電圧が30V以下では、その電
流値が10-9Ａ以下、その抵抗値が1GΩ以上となり、印加
電圧が60V以上では、その電流値が10-8Ａ以上、その抵
抗値が100MΩ以下となる。
したがって、この実施例においても、第１の実施例と
同様、配線チェック時の非線形素子回路61,62の抵抗値
は配線抵抗に比べて無視できるほど大きいので、配線チ
ェックを正常に行なうことができ、また、静電気のよう
に高い電圧が発生した場合には、非線形素子回路61,62
の抵抗値が十分に小さな値になるので、確実な静電保護
を図ることができる。
同様、配線チェック時の非線形素子回路61,62の抵抗値
は配線抵抗に比べて無視できるほど大きいので、配線チ
ェックを正常に行なうことができ、また、静電気のよう
に高い電圧が発生した場合には、非線形素子回路61,62
の抵抗値が十分に小さな値になるので、確実な静電保護
を図ることができる。
第13図は本発明の第６の実施例に係るマトリクス配線
基板の回路図である。
基板の回路図である。
この実施例では、ゲート端子５及びドレイン端子７と
共通端子9,10との間だけでなく、各チェック用端子6,8
と共通端子9,10との間にも夫々第５の実施例と同様の非
線形素子回路63,64を接続したもので、第３の実施例に
おけるバックトーバックダイオードによる各非線形素子
回路21,22,31,32をTFT対による非線形素子回路61〜64に
置き換えたものである。非線形素子回路63,64は非線形
素子回路61,62と同様に構成できることはいうまでもな
い。
共通端子9,10との間だけでなく、各チェック用端子6,8
と共通端子9,10との間にも夫々第５の実施例と同様の非
線形素子回路63,64を接続したもので、第３の実施例に
おけるバックトーバックダイオードによる各非線形素子
回路21,22,31,32をTFT対による非線形素子回路61〜64に
置き換えたものである。非線形素子回路63,64は非線形
素子回路61,62と同様に構成できることはいうまでもな
い。
このように、TFTのゲートをソース・ドレインに接続
することにより、２個の３端子素子の組合せにより非線
形素子回路を構成することができ、これを前述した第３
及び第４の実施例に適用することも可能である。
することにより、２個の３端子素子の組合せにより非線
形素子回路を構成することができ、これを前述した第３
及び第４の実施例に適用することも可能である。
これにより、配線チェックを正常に行なうことがで
き、しかも静電防止の効果を高め、製品の歩留まりを大
幅に向上させることができる。
き、しかも静電防止の効果を高め、製品の歩留まりを大
幅に向上させることができる。
［発明の効果］ 以上述べたように、本発明によれば、第１及び第２の
層配線を共通電極との間に非線形素子回路が接続し、こ
の非線形素子回路を低電圧印加時は高抵抗素子、高電圧
印加時は低抵抗素子として機能させるようにしたので、
配線チェックを容易に行なうことができ、しかも良好な
静電破壊防止効果を得ることができる。
層配線を共通電極との間に非線形素子回路が接続し、こ
の非線形素子回路を低電圧印加時は高抵抗素子、高電圧
印加時は低抵抗素子として機能させるようにしたので、
配線チェックを容易に行なうことができ、しかも良好な
静電破壊防止効果を得ることができる。
また、非線形素子回路をノンドープ半導体層とショッ
トキー金属との接触によるショットキーダイオード又は
ショットキーコンタクトのソース・ドレイン電極のTFT
の構成としたので、より高しきい値で高抵抗にでき、配
線チェックと静電破壊防止を効果的に実施できる。
トキー金属との接触によるショットキーダイオード又は
ショットキーコンタクトのソース・ドレイン電極のTFT
の構成としたので、より高しきい値で高抵抗にでき、配
線チェックと静電破壊防止を効果的に実施できる。
また、共通配線を切断領域外とし、配線チェック時ま
では非線形素子でチェックを確実にでき、最終の実デバ
イス時には共通配線が切り落とされるから、実デバイス
の駆動に悪影響を与えることがない。
では非線形素子でチェックを確実にでき、最終の実デバ
イス時には共通配線が切り落とされるから、実デバイス
の駆動に悪影響を与えることがない。
また、各層配線の外部接続端子と配線の電気的チェッ
ク用端子との両端に、共通電極間の全てに非線形素子回
路を設けたので、静電気の放出パスがより短くでき、静
電保護機能が向上する。
ク用端子との両端に、共通電極間の全てに非線形素子回
路を設けたので、静電気の放出パスがより短くでき、静
電保護機能が向上する。
また、外部接続用に独立に静電保護端子を設けたの
で、グランド又は対向基板にも接続でき、基準電位に接
続できる利点がある。
で、グランド又は対向基板にも接続でき、基準電位に接
続できる利点がある。
更に、非線形素子回路は、その両端に印加された電圧
が30V以下のときの抵抗値が1GΩ以上で、その両端に印
加された電圧が60V以上のときの抵抗値が1GΩ以下であ
るため、配線チェックの精度と静電破壊防止の両方が満
足される。
が30V以下のときの抵抗値が1GΩ以上で、その両端に印
加された電圧が60V以上のときの抵抗値が1GΩ以下であ
るため、配線チェックの精度と静電破壊防止の両方が満
足される。
更に、隣接する層配線相互間にも非線形素子回路を接
続することにより、共通電極を切り離した後において
も、十分な静電保護を図ることができる。
続することにより、共通電極を切り離した後において
も、十分な静電保護を図ることができる。
第１図は本発明の第１の実施例に係るマトリクス電極基
板の回路図、第２図（ａ）は同電極基板におけるゲート
端子につながる非線形素子回路の等価回路図、第２図
（ｂ）はその平面図、第２図（ｃ）は同図（ｂ）のIIc-
IIc線による断面図、第３図（ａ）は同電極基板におけ
るドレイン端子につながる非線形素子回路の等価回路
図、第３図（ｂ）はその平面図、第３図（ｃ）は同図
（ｂ）のIIIc-IIIc線による断面図、第４図は同非線形
素子回路の電圧−電流特性を示すグラフ図、第５図は本
発明の第２の実施例に係るマトリクス配線基板の回路
図、第６図は本発明の第３の実施例に係るマトリクス配
線基板の回路図、第７図（ａ）は同配線基板におけるマ
トリクスコーナー部の非線形素子回路の平面図、第７図
（ｂ）は同図（ａ）のVIIb-VIIb線による断面図、第８
図は本発明の第４の実施例に係るマトリクス配線基板の
回路図、第９図は本発明の第５の実施例に係るマトリク
ス配線基板の回路図、第10図（ａ）は同電極基板におけ
るゲートバスラインにつながる非線形素子回路の等価回
路図、第10図（ｂ）はその平面図、第10図（ｃ）はその
Xc-Xc線による断面図、第11図（ａ）は同電極基板にお
けるドレインバスラインにつながる非線形素子回路の等
価回路図、第11図（ｂ）はその平面図、第11図（ｃ）は
同図（ｂ）のXIc-XIc線による断面図、第12図は同非線
形素子回路の電圧−電流特性を示すグラフ図、第13図は
本発明の第６の実施例に係るマトリクス配線基板の回路
図、第14図は従来のマトリクス配線基板の回路図であ
る。 1;画素電極、2,61a,61b,62a,62b;TFT、3;ゲートバスラ
イン、4;ドレインバスライン、5;ゲート端子、6,8;チェ
ック用端子、7;ドレイン端子、9,10;共通電極、11;上下
層配線コンタクト、12;切断マーク、21,22,31,32,41〜4
3,45,46,61〜64;非線形素子回路、21a,21b,22a,22b;ダ
イオード
板の回路図、第２図（ａ）は同電極基板におけるゲート
端子につながる非線形素子回路の等価回路図、第２図
（ｂ）はその平面図、第２図（ｃ）は同図（ｂ）のIIc-
IIc線による断面図、第３図（ａ）は同電極基板におけ
るドレイン端子につながる非線形素子回路の等価回路
図、第３図（ｂ）はその平面図、第３図（ｃ）は同図
（ｂ）のIIIc-IIIc線による断面図、第４図は同非線形
素子回路の電圧−電流特性を示すグラフ図、第５図は本
発明の第２の実施例に係るマトリクス配線基板の回路
図、第６図は本発明の第３の実施例に係るマトリクス配
線基板の回路図、第７図（ａ）は同配線基板におけるマ
トリクスコーナー部の非線形素子回路の平面図、第７図
（ｂ）は同図（ａ）のVIIb-VIIb線による断面図、第８
図は本発明の第４の実施例に係るマトリクス配線基板の
回路図、第９図は本発明の第５の実施例に係るマトリク
ス配線基板の回路図、第10図（ａ）は同電極基板におけ
るゲートバスラインにつながる非線形素子回路の等価回
路図、第10図（ｂ）はその平面図、第10図（ｃ）はその
Xc-Xc線による断面図、第11図（ａ）は同電極基板にお
けるドレインバスラインにつながる非線形素子回路の等
価回路図、第11図（ｂ）はその平面図、第11図（ｃ）は
同図（ｂ）のXIc-XIc線による断面図、第12図は同非線
形素子回路の電圧−電流特性を示すグラフ図、第13図は
本発明の第６の実施例に係るマトリクス配線基板の回路
図、第14図は従来のマトリクス配線基板の回路図であ
る。 1;画素電極、2,61a,61b,62a,62b;TFT、3;ゲートバスラ
イン、4;ドレインバスライン、5;ゲート端子、6,8;チェ
ック用端子、7;ドレイン端子、9,10;共通電極、11;上下
層配線コンタクト、12;切断マーク、21,22,31,32,41〜4
3,45,46,61〜64;非線形素子回路、21a,21b,22a,22b;ダ
イオード
Claims (10)
- 【請求項１】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記第１の層配線とマトリックス交差
する第２の層配線を有し、前記交差する部分にアクティ
ブスイッチング素子と前記両層配線間に介装された絶縁
膜を有し、前記第１及び第２の層配線に共通に接続され
て前記絶縁膜の静電破壊を防止する共通電極とを有する
マトリックス電極基板において、前記第１及び第２の層
配線の外部接続端子部と前記共通電極との間に、マトリ
ックス内の前記アクティブスイッチング素子より高いし
きい値特性を有し、しきい値以下における抵抗値がマト
リックス配線抵抗値より大きい値である、ノンドープ半
導体層とショットキー金属膜との接触によるショットキ
ーダイオードからなる非線形素子回路を接続したことを
特徴とするマトリックス電極基板。 - 【請求項２】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記第１の層配線とマトリックス交差
する第２の層配線を有し、前記交差する部分にアクティ
ブスイッチング素子と前記両層配線間に介装された絶縁
膜を有し、前記第１及び第２の層配線に共通に接続され
て前記絶縁膜の静電破壊を防止する共通電極とを有する
マトリックス電極基板において、前記第１及び第２の層
配線の外部接続端子部と前記共通電極との間に、マトリ
ックス内の前記アクティブスイッチング素子より高いし
きい値特性を有し、しきい値以下における抵抗値がマト
リックス配線抵抗値より大きい値である、ノンドープ半
導体層とショットキー金属膜との接触によるソース・ド
レインショットキーコンタクトの薄膜トランジスタから
なる非線形素子回路を接続したことを特徴とするマトリ
ックス電極基板。 - 【請求項３】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜と、前記第１及び第２の層配線に共通に接続
されて前記絶縁膜の静電破壊を防止する共通電極とを有
するマトリックス電極基板において、前記絶縁基板の切
断マークで囲まれた領域外に設けられた前記共通電極
と、前記第１及び第２の層配線の外部接続端子との間
に、非線形素子回路が設けられたことを特徴とするマト
リックス電極基板。 - 【請求項４】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜と、前記第１及び第２の層配線に共通に接続
されて前記絶縁膜の静電破壊を防止する共通電極とを有
するマトリックス電極基板において、前記第１及び第２
の層配線の、外部接続端子と、該層配線の電気的チェッ
ク用端子との両端と、前記共通電極間の全てに非線形素
子回路が設けられたことを特徴とするマトリックス電極
基板。 - 【請求項５】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜と、前記第１及び第２の層配線に共通に接続
されて前記絶縁膜の静電破壊を防止する共通電極とを有
するマトリックス電極基板において、非線形素子回路は
前記第１の層配線、前記第２の層配線並びに前記第１及
び第２の層配線の両端の各隣接層配線相互間にも全て接
続されていることを特徴とするマトリックス電極基板。 - 【請求項６】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜と、前記第１及び第２の層配線に共通に接続
されて前記絶縁膜の静電破壊を防止する共通電極とを有
するマトリックス電極基板において、前記第１及び第２
の層配線の各隣接層配線相互間に接続された非線形素子
回路は、該非線形素子回路から独立に引き出された配線
で外部接続用静電保護端子に接続されていることを特徴
とするマトリックス電極基板。 - 【請求項７】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記第１の層配線とマトリックス交差
する第２の層配線を有し、前記交差する部分にアクティ
ブスイッチング素子と前記両層配線間に介装された絶縁
膜を有し、前記第１及び第２の層配線に共通に接続され
て前記絶縁膜の静電破壊を防止する共通電極とを有する
マトリックス電極基板において、前記第１及び第２の層
配線の外部接続端子部と前記共通電極との間に静電破壊
防止用の非線形回路を接続し、該静電破壊防止用の非線
形素子回路は、マトリックス内の前記アクティブスイッ
チング素子より高いしきい値特性を有し、かつしきい値
以下における抵抗値がマトリックス配線抵抗値より大き
い値となるように、その両端に印可された電圧が30V以
下のときの抵抗値が1GΩ以上で、その両端に印可された
電圧が60V以上のときの抵抗が1GΩ以下であることを特
徴とするマトリックス電極基板。 - 【請求項８】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜と、前記第１及び第２の層配線に共通に接続
されて前記絶縁膜の静電破壊を防止する共通電極とを有
するマトリックス電極基板において、前記絶縁基板の切
断マークで囲まれた領域外に設けられた前記共通電極
と、前記第１及び第２の層配線の外部接続端子との間
に、非線形素子回路が設けられ、前記非線形素子回路が
一対のダイオードを逆向きに直列接続したものであるこ
とを特徴とするマトリックス電極基板。 - 【請求項９】絶縁基板と、この絶縁基板上に配設された
第１の層配線と、前記絶縁基板上に配設され前記第１の
層配線と交差する第２の層配線と、少なくとも前記第１
及び第２の層配線が交差する部分の両層配線間に介装さ
れた絶縁膜とを有し、前記第１及び第２の層配線に共通
に接続されていた前記絶縁膜の静電破壊を防止する共通
電極を切断除去してマトリックス電極基板を得る製造方
法において、前記切断除去前に前記共通電極と、前記第
１及び第２の層配線の外部接続端子との間に非線形素子
回路を設け、前記切断時に前記非線形素子回路を前記共
通電極とともに切断除去することを特徴とするマトリッ
クス電極基板の製造方法。 - 【請求項１０】前記非線形素子回路が一対のダイオード
を逆向きに直列接続したものであることを特徴とする請
求項３乃至６記載のマトリックス電極基板。
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|---|---|---|---|
| JP10058990A JP2687667B2 (ja) | 1990-04-17 | 1990-04-17 | マトリクス電極基板およびその製造方法 |
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| JP10058990A JP2687667B2 (ja) | 1990-04-17 | 1990-04-17 | マトリクス電極基板およびその製造方法 |
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| JPH03296725A JPH03296725A (ja) | 1991-12-27 |
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Family Applications (1)
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