JPH11119257A

JPH11119257A - Ｔｆｔ基板とその製造方法

Info

Publication number: JPH11119257A
Application number: JP28733397A
Authority: JP
Inventors: Yoshinori Tanaka; 義規田中; Yasuhiro Nasu; 安宏那須
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-20
Filing date: 1997-10-20
Publication date: 1999-04-30

Abstract

(57)【要約】【課題】ＴＦＴ基板とその製造方法に関し、製造過程
における静電気対策用２端子素子を、工程数を増やすこ
となく狭領域に形成可能とする。【解決手段】バスライン23の電気的検査前のＴＦＴ基
板31または31′に、周辺部の導体パターン32と33または
導体パターン32、バスライン23と導体パターン32に接続
された２端子素子35、バスライン23と導体パターン33に
接続された導体パターン36またはバスライン23と導体パ
ターン32に接続された導体パターン36′が形成され、２
端子素子35は抵抗部材からなる抵抗素子または一対のＭ
ＯＳダイオードを逆向きに並列接続したものとする。そ
して、本発明によるＴＦＴ基板31または31′の製造方法
は、従来のＴＦＴ基板と同じマスク数で２端子素子35を
製造できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＴＦＴ（薄膜トラ
ンジスタ）を用いたアクティブマトリクス型の液晶表示
パネルに使用するＴＦＴ基板とその製造方法、特に製造
過程における静電気対策を備えた構成とその製造方法に
関する。

【０００２】

【従来の技術】液晶表示パネルは一対の基板間に液晶を
充填した構成であり、アクティブマトリクス方式の液晶
表示パネルは、複数のドレインバスラインとゲートバス
ライン，その各交差部に位置するＴＦＴ，そのＴＦＴの
それぞれに接続する表示用画素電極を形成したＴＦＴ基
板と、画素電極に対向するコモン電極とカラーフィルタ
を形成したコモン基板との間に、液晶を充填した構成で
ある。

【０００３】一般に、ガラス基板を使用したコモン基板
に形成されたカラーフィルタは、赤（Ｒ）と青（Ｂ）と
緑（Ｇ）の透光性着色樹脂パターンを、画素電極に対応
せしめ、ストライプ状または千鳥状等の配列にパターン
形成している。

【０００４】一般に、ガラス基板を使用したＴＦＴ基板
は、複数本のゲートバスラインとドレインバスラインお
よび、ゲートバスラインとドレインバスラインに接続す
る複数個のＴＦＴおよび、そのＴＦＴのそれぞれに接続
する画素電極が形成されている。

【０００５】図２１はＴＦＴ基板の概略構成を示す平面
図、図２２は図２１のＴＦＴの断面図である。便宜上、
層間絶縁層を省略した図２１において、絶縁基板１（図
２２参照）の表面には、図の左右方向に延在する多数本
のゲートバスライン２と、図の上下方向に延在する多数
本のドレインバスライン３が形成され、ゲートバスライ
ン２とドレインバスライン３の各交差点近傍に、ＴＦＴ
４が形成されている。

【０００６】ＴＦＴ４はゲートバスライン２から延在す
るゲート電極５と、ドレインバスライン３から延在する
ドレイン電極６と、チャンネル層７および、ドレイン電
極６と同じ導電膜から形成されたソース電極８にて構成
され、ソース電極８には、保護膜１１（図２２参照）に
形成したコンタクトホール１２を介して、画素電極９が
接続されている。

【０００７】図２２において、絶縁基板１の表面のゲー
ト電極５は、ゲートバスライン２と同じ導電膜例えばＡ
ｌ／Ｔｉの２層膜から形成され、ＳｉＮ等にてなるゲー
ト絶縁膜１０に覆われており、そのゲート絶縁膜１０の
上にａ−Ｓｉにてなるチャンネル層７が形成される。

【０００８】ドレイン電極６およびソース電極８は、ド
レインバスライン３と同じ導電膜例えばＴｉ／Ａｌ／Ｔ
ｉの３層膜から形成され、その上に形成された保護膜１
１にはコンタクトホール１２が形成され、例えばＳｉＮ
にてなる保護膜１１の上に形成された画素電極９は、コ
ンタクトホール１２にてソース電極８に接続する。

【０００９】なお、図中において１３と１４は、ドレイ
ン電極６およびソース電極８と一緒にパターン形成され
たａ−Ｓｉ層およびｎ⁺ａ−Ｓｉ層である。図２１およ
び２２を用いて説明したＴＦＴ基板の製造には５種類の
マスク、即ち、ゲートバスライン２とゲート電極５をパ
ターン形成する第１のマスクと、チャンネル層７をパタ
ーン形成する第２のマスクと、ドレインバスライン３，
ドレイン電極６，ソース電極８，ａ−Ｓｉ層１３および
ｎ⁺ａ−Ｓｉ層１４をパターン形成する第３のマスク
と、保護膜１１とコンタクトホール１２をパターン形成
する第４のマスクと、画素電極９をパターン形成する第
５のマスクを使用している。

【００１０】かかるＴＦＴ基板において、ＴＦＴ４アレ
イの不良（断線と短絡）を検出する方法として、予め充
電された補助容量を画素毎に放電させ、その放電電流を
モニタリングして行う方法が広く知られている。その検
出方法において、測定対象である複数のゲートバスバス
ライン２とドレインバスライン３は、それぞれが電気的
に高抵抗の素子を介して、放電電流モニタリング装置に
接続させる必要がある。

【００１１】図２３はＴＦＴアレイの不良検出用高抵抗
素子の説明図（その１）、図２４はＴＦＴアレイの不良
検出用高抵抗素子の説明図（その２）、図２５は図２４
の高抵抗素子の回路図、図２６は図２４の高抵抗素子の
等価回路図である。

【００１２】バスラインと放電電流モニタリング装置と
の間に設ける高抵抗の２端子素子として最も簡単な構成
は、図２３の平面図に示す如く、ＴＦＴ基板に設けたバ
スライン２３（ゲートバスライン２またはドレインバス
ライン３）と、放電電流モニタリング装置に接続するた
めバスライン２３の外側、即ち絶縁基板１の周辺部に設
けた導体パターン１５を、高抵抗の抵抗素子１６、例え
ば面抵抗が大きい画素電極９と同じＩＴＯ膜から形成し
た抵抗素子１６で接続することである。

【００１３】なお、図２３において１７はバスライン２
３の一方の端部に設けた外部接続部（ＴＡＢフィルムを
接続する部分，ＴＡＢ：ＴａｐｅＡｕｔｏｍａｔｅｄ
Ｂｏｎｄｉｎｇ）であり、ＩＴＯ膜から形成された抵
抗素子１６は、必要な抵抗値を確保するため、図示する
如くジグザグ状パターンに形成する。

【００１４】かかる抵抗素子１６は、検出精度を高くす
るため抵抗値をさらに高くしようとすると、その形成に
要する成領域が拡大し、大形の絶縁基板１が必要とな
り、抵抗素子１６で導体パターン１５に接続されるまで
のバスライン２３は、電気的に浮いた状態になり静電気
に対し無防備である。

【００１５】そこで、電気抵抗を利用した抵抗素子１６
より形成領域を狭くできる２端子素子として、図２４に
示す２端子素子１８、即ちＴＦＴのＯＮ抵抗値を利用し
た２端子素子１８が出現した。

【００１６】便宜上、層間絶縁層を省略した平面図であ
る図２４において、バスライン２３の外部接続部１７と
導体パターン１５に接続する２端子素子１８は、一対の
ＴＦＴ（ＭＯＳダイオード）１９と２０を逆向きに並列
接続した構成である。

【００１７】ＴＦＴ１９と２０は、ゲート電極２１とそ
のリード部２２、ソースドレイン電極２４および２５と
それらのリード部２６または２７、チャンネル層２８か
らなり、ＴＦＴ１９のリード部２２とＴＦＴ２０のリー
ド部２６は、図示しない層間絶縁層に設けたコンタクト
ホール２９を介して接続し、ＴＦＴ２０のリード部２２
と、ＴＦＴ１９のリード部２６は、図示しない層間絶縁
層に設けたコンタクトホール３０を介して接続されるよ
うになる。

【００１８】かかる構成の２端子素子１８の回路図およ
びその等価回路図は、図２５および図２６で表され、一
方の端子をＡとし他方の端子をＢとしたとき、電位的に
Ａ＞Ｂの場合にはＴＦＴ１９が開いてＡ〜Ｂ間が接続す
る半面、電位的にＡ＜Ｂの場合にはＴＦＴ２０が開いて
Ａ〜Ｂ間が接続するようになる。

【００１９】２端子素子１８の製造工程においてゲート
電極２１等の所要パターンは、ＴＦＴ４（図２１参照）
の所要膜から、ＴＦＴ４と同時に形成可能でる。しか
し、コンタクトホール２９と３０は、保護膜１１の形成
前に形成する必要があり、従ってＴＦＴ４のコンタクト
ホール１２とは別工程になる。

【００２０】即ち、２端子素子１８を備えないＴＦＴ基
板は、前述した如く５種類のマスクを使用し製造可能に
なるが、２端子素子１８を備えたＴＦＴ基板は、コンタ
クトホール２９および３０を形成するためのマスク、即
ちゲート絶縁膜１０にコンタクトホール２９と３０を形
成するためのマスクを、前記５種類のマスクとは別に準
備する必要がある。

【００２１】従って、２端子素子１８を設けたＴＦＴ基
板の製造には６種類のマスクを必要とし、そのことで製
造工程が増え、製造コストが高騰するという問題点があ
った。

【００２２】なお、所要のマスク数を増やすことなく２
端子素子１８を形成させる、即ち、コンタクトホール２
９と３０をコンタクトホール１２と同一工程で形成し、
２端子素子１８のゲート電極２１とソースドレイン電極
２４または２５との接続を、画素電極９と同じ導電膜
（ＩＴＯ膜）から形成しようとすると、２端子素子１８
が完成するまで、ゲートバスライン２とドレインバスラ
イン３は電気的に浮いた状態になり、その間の製造過程
における静電気障害が問題になる。

【００２３】

【発明が解決しようとする課題】以上説明したように２
端子素子１８は、高抵抗の抵抗素子１６の形成に要する
領域より狭い領域に形成可能、かつ、抵抗素子１６より
早い時点にバスライン２３と導体パターン１５を接続さ
せる（静電気対策が完了する）ようになる。即ち、静電
気対策としての抵抗素子１６が画素電極９と同時に完成
するのに対し、静電気対策としての２端子素子１８は、
画素電極９の形成より早い時点、即ちゲートバスライン
２とドレインバスライン３が形成された時点で導体パタ
ーン１５に接続されるようになる。

【００２４】従って、２端子素子１８を形成した基板
は、抵抗素子１６を形成した基板より小形で済むように
なるが、必要とするマスク数即ち製造工程が増え製品コ
ストが上昇することになる。

【００２５】かかる製造コストの上昇を抑えるため、２
端子素子１８と同等の２端子素子を、ＴＦＴ４および画
素電極９の形成と同じマスク数で形成するには、２端子
素子１８におけるリード部２２と２６の接続部を重なら
ないようにし、その接続を画素電極９と同じＩＴＯ膜か
ら形成したパターンで行うようにすればよい。

【００２６】しかし、その場合には静電気対策用２端子
素子の完成が２端子素子１８より工程的に遅れ、その遅
れ時間内におけるゲートバスライン２とドレインバスラ
イン３が、静電気に対し無防備になるという問題点が発
生する。

【００２７】

【課題を解決するための手段】前記問題点を解決する本
発明の第１のＴＦＴ基板は、複数のゲートバスライン
と、複数のドレインバスラインと、該ゲートバスライン
とドレインバスラインとに接続する複数のＴＦＴと、該
ＴＦＴのそれぞれに接続する画素電極とが形成されたＴ
ＦＴ基板において、該ゲートバスラインおよびドレイン
バスラインの外側に配設された第１の導体パターンと、
該ゲートバスラインおよびドレインバスラインのそれぞ
れと該第１の導体パターンとに接続する２端子素子と、
該ゲートバスラインおよびドレインバスラインのそれぞ
れと該第１の導体パターンとに接続する第２の導体パタ
ーンが形成され、該２端子素子が抵抗部材にてなる抵抗
素子である。

【００２８】前記問題点を解決する本発明の第２のＴＦ
Ｔ基板は、前記本発明の第１のＴＦＴ基板において、前
記２端子素子が前記画素電極を形成するＩＴＯ膜から形
成されている。

【００２９】前記問題点を解決する本発明の第３のＴＦ
Ｔ基板は、複数のゲートバスラインと、複数のドレイン
バスラインと、該ゲートバスラインとドレインバスライ
ンとに接続する複数のＴＦＴと、該ＴＦＴのそれぞれに
接続する画素電極とが形成されたＴＦＴ基板において、
該ゲートバスラインおよびドレインバスラインの外側に
配設された第１の導体パターンと、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する２端子素子と、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する第２の導体パターンが形成され、該
２端子素子が、ＴＦＴからなる一対のＭＯＳダイオード
を逆向きに並列接続したものである。

【００３０】前記問題点を解決する本発明の第４のＴＦ
Ｔ基板は、前記本発明の第１のＴＦＴ基板または第３の
ＴＦＴ基板において、前記ゲートバスラインおよびドレ
インバスラインの同一端に、前記２端子素子と第２の導
体パターンが接続している。

【００３１】前記問題点を解決する本発明の第５のＴＦ
Ｔ基板は、前記本発明の第１のＴＦＴ基板または第３の
ＴＦＴ基板において、前記ゲートバスラインおよびドレ
インバスラインの一方の端部に前記２端子素子が接続
し、他方に前記第２の導体パターンが接続している。

【００３２】前記問題点を解決する本発明のＴＦＴ基板
の製造方法は、前記本発明の第６のＴＦＴ基板を製造す
るに際し、前記一対のＭＯＳダイオードは、前記ゲート
電極を前記ゲートバスラインと同一の導電膜から形成
し、前記ソースドレイン電極を前記ドレインバスライン
と同一の導電膜から形成し、該ゲート電極とソースドレ
イン電極とを接続する前記導体パターンを、前記画素電
極と同一のＩＴＯ膜から形成することである。

【００３３】前記本発明の第１および第３のＴＦＴ基板
は、ゲートバスラインおよびドレインバスラインの電気
試験に使用する２端子素子が、ゲートバスラインとドレ
インバスラインおよび表示用ＴＦＴの製造工程の簡単な
変更、即ちマスクパターンの変更で完成可能となり、抵
抗部材または一対のＭＯＳダイオードから構成した２端
子素子の製造過程におけてバスラインの静電気は、前記
第２の導体パターンを通して前記第１の導体パターンか
ら逃がすことができる。

【００３４】ただし、ゲートバスラインおよびドレイン
バスラインの電気試験の支障となる前記第２の導体パタ
ーンは、ゲートバスラインおよびドレインバスラインか
ら切り離すことになる。

【００３５】前記本発明の第２のＴＦＴ基板は、前記本
発明の第１のＴＦＴ基板において、抵抗部材にてなる２
端子素子を、画素電極と同時に形成可能にする。前記本
発明の第４のＴＦＴ基板は、前記本発明の第１または第
３のＴＦＴ基板において、バスラインの電気的検査に必
要な２端子素子と第２の導体パターンをバスラインの同
一端に接続して形成すること、即ちバスラインの電気的
検査に必要なスペースを基板の２側（ゲートバスライン
用とドレインバスライン用）に設ける。そのことで、１
枚の原板を分割し複数枚（例えば４枚）のＴＦＴ基板を
得るＴＦＴ基板の製造方式において、原板の効率化が可
能になると共に、原板分割後の周辺処理が容易になる。

【００３６】前記本発明の第５のＴＦＴ基板は、前記本
発明の第１または第３のＴＦＴ基板において、バスライ
ンの電気的検査に必要な２端子素子と第２の導体パター
ンをバスラインの両端に分けて形成すること、即ちバス
ラインの電気的検査に必要なスペースを基板の４側に設
ける。そのことで、バスラインの微細ビッチに対応容易
になると共に、２端子素子と第２の導体パターンの形成
が単純化される。

【００３７】前記本発明の第６のＴＦＴ基板は、前記本
発明の第３ＴＦＴ基板に対し、従来のＴＦＴ基板の製造
工程に必要なマスクを増やすことなく、即ち２端子素子
においてゲート電極とソースドレイン電極の一方を接続
するコンタクトホールは、画素電極接続用のコンタクト
ホールと同一工程で穿設し、該ゲート電極とソースドレ
イン電極の一方を接続する導体パターンを画素電極と同
一ＩＴＯ膜から形成することで、従来と同じ５枚のマス
クで製造可能となる。

【００３８】なお、前記本発明の第１〜第４のＴＦＴ基
板は、従来のＴＦＴ基板の製造工程に比べ第２の導体パ
ターンの切断工程が増えることになる。しかし、例えば
レーザ光を使った前記第２の導体パターンの切断工程
は、図２４に示す２端子素子１８を設けることで所要マ
スクが１枚増えることに比べ、コストの上昇は遙に僅少
で済む。

【００３９】前記本発明によるＴＦＴ基板の製造方法
は、前記本発明によるＴＦＴ基板の実用的かつ合理的な
製造方法を提供するものである。

【００４０】

【発明の実施の形態】図１は本発明の主要構成を説明す
る基本構成図、図２は抵抗部材からなる図１の２端子素
子の平面図、図３はＴＦＴからなる図１の２端子素子の
詳細な平面図、図４〜図８は図３の２端子素子の製造方
法の説明図である。ただし、図３〜図８において各種絶
縁層は、便宜上、図示を省略している。

【００４１】図１（ａ）においてＴＦＴ基板３１は、複
数のバスライン２３の長さ方向の両外側の基板周辺部
（図の上端部と下端部）に、一対の第１の導体パターン
３２と３３を形成し、複数のバスライン２３の一方の端
部（下端部）と導体パターン３２とは２端子素子３５で
接続し、バスライン２３の他方の端部（上端部）と導体
パターン３３との間には、２端子素子３５の完成後に中
間部（またはバスライン２３との境界部）で切断された
第２の導体パターン３６が形成されている。

【００４２】図１（ｂ）においてＴＦＴ基板３１′は、
複数のバスライン２３の長さ方向の一方の外側の基板周
辺部（図の下端部）に、第１の導体パターン３２を形成
し、複数のバスライン２３の下端部と導体パターン３２
とは２端子素子３５で接続し、バスライン２３の下端部
と導体パターン３２を接続する第２の導体パターン３
６′は、２端子素子３５の完成後に中間部（またはバス
ライン２３との境界部）で切断されている。

【００４３】図２において、２端子素子３５″は図１の
２端子素子３５に相当し、バスライン２３の上端部には
抵抗部材例えばＩＴＯにてなる２端子素子３５″の一端
が接続し、例えば厚さが７００Å，幅が１０μｍ，長さ
が１０００μｍで抵抗値が５ＫΩの２端子素子３５″の
他端は、２端子素子３５″より幅広のＩＴＯにてなる導
体パターン３２１に連通している。

【００４４】そして、バスライン２３の下端部の外部接
続部１７から延在し、バスライン２３と同一導電膜から
形成された導体パターン３６は、２端子素子３５″の形
成後に図示する如く中間部が切断されている。

【００４５】なお、図において３３はバスライン２３お
よび導体パターン３６と同一導電膜から基板周辺部に形
成された導体パターンであり、画素電極９（図２１参
照）と同一ＩＴＯ膜から形成した２端子素子３５″とバ
スライン２３は、図示しない層間絶縁層に形成したコン
タクトホール５６を介して接続される。

【００４６】図３において、ゲートバスラインの一方の
端部に連通する外部接続部（外部回路端子をＴＡＢ接続
する部分）１７と導体パターン３２とは、２端子素子３
５によって接続されている。

【００４７】２端子素子３５の回路構成は、従来の２端
子素子１８と同じく一対のＴＦＴ（ＭＯＳダイオード）
３７_-1と３７_-2、即ち従来のＴＦＴ１９と２０に相当す
るＴＦＴ３７_-1と３７_-2を逆方向の並列に接続してい
る。

【００４８】ＴＦＴ３７_-1と３７_-2は、ゲート電極３８
（図４参照）とそのリード部３９、一対のソースドレイ
ン電極４０および４１とそれらのリード部４２および４
３、チャンネル層４４、ゲート電極３８のリード部３９
とソースドレイン電極４０のリード部４２を電気的に接
続する導体パターン４６および４７にて構成し、ＴＦＴ
３７_-1と外部接続部１７とは導体パターン４５によって
接続し、ＴＦＴ３７_-2と導体パターン３２とは導体パタ
ーン４８によって接続されている。

【００４９】導体パターン４５〜４８は、便宜上実線で
記入したコンタクトホール４９〜５５によって前記接続
を行っており、ＴＦＴ３７_-1のソースドレイン電極４０
とＴＦＴ３７_-2のソースドレイン電極４１，ＴＦＴ３７
_-2のソースドレイン電極４０とＴＦＴ３７_-1のソースド
レイン電極４１は、リード部４３により接続されてい
る。

【００５０】導体パターン４５を形成することで外部接
続部１７に接続し、導体パターン４８を形成することで
導体パターン３２に接続される２端子素子３５は、２端
子素子３５を設けないＴＦＴ基板と同じく５枚のマスク
を使用し、ただし２端子素子３５の形成に必要な所要パ
ターンを追加した５枚のマスクを使用して形成可能とな
り、２端子素子３５が完成するとゲートバスライン２の
静電気は、２端子素子３５および導体パターン３２を介
して除去されるようになる。

【００５１】そして、図１において２端子素子３５が完
成するとバスライン２３の静電気は、２端子素子３５お
よび導体パターン３２を介して除去されるようになる
が、２端子素子３５が完成する前、即ち導体パターン４
５〜４８が形成される前のバスライン２３の静電気は、
中間部を切断してない導体パターン３６または３６′を
介して除去可能となり、２端子素子３５が完成後の導体
パターン３６および３６′は、バスライン２３の電気的
検査に支障となるため、バスライン２３から切り離す
（中間部を切断する）必要がある。

【００５２】図４は、ゲートバスライン２（図２１参
照）の外部接続部１７と導体パターン３２とゲート電極
３８およびそのリード部３９の製造工程の説明図であ
り、洗浄処理が終わった絶縁基板１（図２２参照）の表
面には導電膜、例えばＡｌ／Ｔｉの２層膜を被着し、そ
の導電膜からゲートバスライン２と共に、外部接続部１
７と導体パターン３２とゲート電極３８および、リード
部３９をパターン形成する。

【００５３】外部接続部１７および導体パターン３２に
は、ソースドレイン電極４０のリード部４２およびソー
スドレイン電極４１のリード部４３を接続するための端
子１７′と３２′を形成する。

【００５４】なお、図４に示すゲート電極３８等と共
に、外部接続部１７が連通するゲートバスライン２、ゲ
ートバスライン２に連通するゲート電極５（図２２参
照）、ゲートバスライン２の他端に連通する導体パター
ン３６（図１参照）、導体パターン３６が接続する導体
パターン３３（図１参照）が同時に形成されるが、それ
らは省略し図示されていない。

【００５５】図５は、チャンネル層４４の製造工程の説
明図であり、ゲート電極３８等のパターン形成が終わっ
た絶縁基板１の表面に、ゲート絶縁膜１０（図２２参
照）とチャンネル層４４を形成するための膜、例えばＳ
ｉＮ膜とａ−Ｓｉ膜とＣＨ−ＳｉＮ膜を被着したのち、
ＣＨ−ＳｉＮ膜からＴＦＴ４（図２１参照）のチャンネ
ル層７と共にＴＦＴ３７_-1，３７_-2のチャンネル層４４
をパターン形成する。

【００５６】図６は、ソースドレイン電極４０および４
１とそれらのリード部４２および４３の製造工程の説明
図であり、チャンネル層４４のパターン形成が終わった
絶縁基板１の表面に導電膜、例えばＴｉ／Ａｌ／Ｔｉの
３層膜を被着し、その導電膜からドレインバスライン３
（図２１参照）と共に一対のソースドレイン電極４０お
よび４１と、ソースドレイン電極４０に連通するリード
部４２と、ソースドレイン電極４０と４１に連通するリ
ード部４３をパターン形成する。

【００５７】図７は、コンタクトホール４９〜５５の製
造工程の説明図であり、図３１および２１のコンタクト
ホール１２と共に形成されるコンタクトホール４９〜５
５は、保護層１１をまたは保護層１１とゲート絶縁膜１
０を貫通し、保護層１１またはゲート絶縁膜１０の下に
形成された端子１７′と３２′，リード部４２，ゲート
電極３８のリード部３９，導体パターン３２の所定部を
露呈させる。

【００５８】即ち、コンタクトホール４９は外部接続部
１７の端子１７′とＴＦＴ３７_-1のソースドレイン電極
４０のリード部４２の接続用、コンタクトホール５０と
５１はＴＦＴ３７_-1のゲート電極３８のリード部３９と
リード部４２との接続用、コンタクトホール５２と５３
はＴＦＴ３７_-2のゲート電極３８のリード部３９とソー
スドレイン電極４０のリード部４２との接続用、コンタ
クトホール５４と５５はＴＦＴ３７_-2のリード部４２と
導体パターン３２との接続用である。

【００５９】図８は、２端子素子３５を完成させる導体
パターン製造工程の説明図であり、導体パターン４５〜
４８は画素電極９（図２１参照）と同じＩＴＯ膜から形
成しており、導体パターン４５〜４８の形成によって２
端子素子３５が完成し、完成した２端子素子３５は、外
部接続部１７および導体パターン３２と電気的に接続さ
れる。

【００６０】図９はＴＦＴからなりドレインバスライン
に接続する２端子素子の平面図である。便宜上、層間絶
縁層を省略した図９において、図３の２端子素子３５と
同時に形成され、ドレインバスライン３（図２１参照）
の一方の端部に連通する外部接続部１７″と、外部接続
部１７″の外側の基板周辺部の導体パターン３２″とに
接続する２端子素子３５′は、一対のＴＦＴ（ＭＯＳダ
イオード）３７_-1′と３７_-2′、即ち従来のＴＦＴ１９
と２０に相当するＴＦＴ３７_-1′と３７_-2′を逆方向の
並列に接続した構成である。

【００６１】２端子素子３５のＴＦＴ３７_-1と３７_-2に
相当するＴＦＴ３７_-1′と３７_-2′は、ゲート電極３８
（図４参照）とそのリード部３９、一対のソースドレイ
ン電極４０および４１とそれらのリード部４２および４
３、チャンネル層４４、ゲート電極３８とソースドレイ
ン電極４０を電気的に接続する導体パターン４６または
４７にて構成し、ＴＦＴ３７_-1′のリード部４２と外部
接続部１７″およびＴＦＴ３７_-2′のリード部４２は、
ドレインバスライン３形成用導電膜から一体に形成され
ている。

【００６２】導体パターン４６と４７は、便宜上実線で
記入したコンタクトホール５０〜５３によって前記接続
を行っており、ＴＦＴ３７_-1′のソースドレイン電極４
０とＴＦＴ３７_-2′のソースドレイン電極４１，ＴＦＴ
３７_-2′のソースドレイン電極４０とＴＦＴ３７_-1′の
ソースドレイン電極４１は、リード部４３により接続さ
れている。

【００６３】導体パターン４６と４７を形成すること
で、外部接続部１７″と導体パターン３２″に接続され
る２端子素子３５′は、２端子素子３５と同じく５枚の
マスクを使用したＴＦＴ基板の製造工程内で形成可能と
なり、２端子素子３５′が完成するとドレインバスライ
ン３の静電気は、２端子素子３５′および導体パターン
３２″を介して除去されるようになる。

【００６４】図９において、外部接続部１７″が連通す
るドレインバスライン３と、そのドレインバスライン３
の他端が接続する基板周辺部の導体パターン３３（図１
参照）と、ドレインバスライン３と導体パターン３３と
に接続し中間部が切断された導体パターン３６（図１参
照）３と、ドレインバスライン３と同一導電膜から形成
されたＴＦＴ４（図２１参照）のドレイン電極６とソー
ス電極８は図示を省略している。ただし、導体パターン
３６の中間部は２端子素子３５′が完成してから切断す
ることになる。

【００６５】図１０〜１３は図９の２端子素子３５′の
製造方法の説明図である。ただし、図１０〜１３におい
て層間絶縁層は便宜上省略している。図１０は、ゲート
電極３８とそのリード部３９の製造工程の説明図であ
り、未形成のドレインバスライン３に対応するゲート電
極３８とリード部３９は、例えばＡｌ／Ｔｉの２層の導
電膜から図示しないゲートバスライン２および、そのゲ
ートバスライン２に対応する２端子素子３５のＴＦＴ３
７_-1，３７_-2のゲート電極３８およびリード部３９と共
に、パターン形成する。

【００６６】図１１は、チャンネル層４４の製造工程の
説明図であり、ゲート電極３８を覆うチャンネル層４４
はＴＦＴ３７_-1，３７_-2のチャンネル層４４と同一膜、
例えばＳｉＮとａ−ＳｉとＣＨ−ＳｉＮの３層膜からパ
ターン形成する。

【００６７】図１２は、ソースドレイン電極４０および
４１とそれらのリード部４２および４３の製造工程の説
明図であり、ソースドレイン電極４０と４１およびそれ
らのリード部４２と４３は、チャンネル層４４のパター
ン形成が終わった絶縁基板１の表面に形成した導電膜、
例えばＴｉ／Ａｌ／Ｔｉの３層の導電膜から、ドレイン
バスライン３（図２１参照）および、ドレインバスライ
ン３に連通する外部接続部１７″および、基板周辺部の
導体パターン３２″と同時にパターン形成する。

【００６８】なお、ＴＦＴ３７_-1′のソースドレイン電
極４０のリード部４２は、外部接続部１７″に連通し、
ＴＦＴ３７_-2′のソースドレイン電極４０のリード部４
２は、導体パターン３２″に連通している。

【００６９】図１３は、コンタクトホール５０〜５３の
製造工程の説明図であり、コンタクトホール５０〜５３
は、保護層１１（図２２参照）または保護層１１を通っ
てゲート絶縁膜１０（図２２参照）を貫通し、保護層１
１またはゲート絶縁膜１０の下に形成されたリード部４
２とゲート電極３８の端子部３９の所定部を露呈させ
る。

【００７０】即ち、コンタクトホール５０と５１は、Ｔ
ＦＴ３７_-1′のソースドレイン電極４０のリード部４２
とゲート電極３８のリード部３９との接続用、コンタク
トホール５２と５３は、ＴＦＴ３７_-2′のゲート電極３
８のリード部３９とソースドレイン電極４０のリード部
４２との接続用である。

【００７１】図１４は、２端子素子３５′を完成させる
導体パターン４６と４７の製造工程の説明図であり、導
体パターン４６と４７は画素電極と同じＩＴＯ膜から形
成しており、導体パターン４６と４７の形成によって２
端子素子３５′が完成すると共に、２端子素子３５′
は、外部接続部１７″および導体パターン３２″と電気
的に接続される。

【００７２】図１５はゲートバスラインの同一端に２端
子素子と静電気対策用導体パターンを形成した第１の実
施例の詳細な平面図、図１６はドレインバスラインの同
一端に２端子素子と静電気対策用導体パターンを形成し
た実施例の詳細な平面図、図１７はゲートバスラインの
同一端に２端子素子と静電気対策用導体パターンを形成
した第２の実施例の詳細な平面図、図１８〜図２０は図
１７の２端子素子等の製造方法の説明図である。ただ
し、図１５〜１７において層間絶縁層は、便宜上、省略
し図示されていない。

【００７３】図１５において、外部接続端子１７とその
外側の基板周辺部に形成された導体パターン３２には、
２端子素子３５と、２端子素子３５の完成後に下端近傍
の中間部で切断された導体パターン３６′が接続してい
る。

【００７４】２端子素子３５の構成とその製造方法は、
図３〜図８を用いて説明した２端子素子３５と同一であ
り、それらの説明を省略する。そして、中間部で切断さ
れる前の導体パターン３６′は、外部接続端子１７およ
び導体パターン３２と同一導電膜から形成している。

【００７５】このように、２端子素子３５と導体パター
ン３２および３６′を基板の同一周辺部に形成したＴＦ
Ｔ基板は、２端子素子３５と導体パターン３６′を異な
る基板周辺部に形成したＴＦＴ基板より、不要となった
２端子素子３５と導体パターン３２および３６′の除
去、即ち基板周辺部の切除が容易になると共に、１枚の
絶縁原板に例えば４枚のＴＦＴ基板に必要な素子を形成
して分割するＴＦＴ基板の製造方法において、絶縁原板
の歩留りがよくなるという利点がある。

【００７６】図１６において、外部接続端子１７″と基
板周辺部に形成された導体パターン３２″には、２端子
素子３５′と、２端子素子３５′の完成後に下端近傍の
中間部で切断された導体パターン３６′が接続してい
る。

【００７７】２端子素子３５′の構成とその製造方法
は、図９〜図１４を用いて説明した２端子素子３５′と
同一であり、それらの説明を省略する。そして、中間部
で切断される前の導体パターン３６′は、外部接続端子
１７″および導体パターン３２″と同一導電膜から形成
している。

【００７８】このように、２端子素子３５′と導体パタ
ーン３２″および３６′を基板の同一周辺部に形成した
ＴＦＴ基板は、２端子素子３５′と導体パターン３６′
を異なる基板周辺部に形成したＴＦＴ基板より、不要と
なった２端子素子３５と導体パターン３２″および３
６′の除去、即ち基板周辺部の切除加工が容易になると
共に、１枚の絶縁原板に例えば４枚のＴＦＴ基板に必要
な素子を形成して分割するＴＦＴ基板の製造方法におい
て、絶縁原板の歩留りがよくなるという利点がある。

【００７９】図１７において、外部接続端子１７と基板
周辺部に形成された導体パターン３２には、２端子素子
３５が接続し、外部接続端子１７と導体パターン３２よ
りも外側の導体パターン３２″とは、２端子素子３５の
完成後に下端近傍の中間部で切断された導体パターン３
６″が接続している。

【００８０】ただし、導体パターン３６″の上部は、外
部接続端子１７に添う如くパターン形成され、外部接続
端子１７と導体パターン３６″とは、保護膜１１（図３
２参照）に形成したコンタクトホール６０を介し、２端
子素子３５の導体パターン４９〜４８と同じＩＴＯ膜か
ら形成された導体パターン６１によって接続されてい
る。

【００８１】２端子素子３５の構成とその製造方法は、
図３〜図８を用いて説明した２端子素子３５と同一であ
り、それらの説明を省略する。そして、コンタクトホー
ル６０はコンタクトホール４９〜５５と同一工程で形成
し、導体パターン３６″は、２端子素子３５のソースド
レイン電極４０と４１および導体パターン３２″と同一
導電膜から形成している。

【００８２】ただし、導体パターン４５は導体パターン
６１の一部として形成しており、導体パターン４６〜４
８および６１は、同じＩＴＯ膜から形成している。図１
８は導体パターン３２″と３６″およびソースドレイン
電極４０と４１とそれらのリード部４２と４３の製造工
程の説明図であり、２端子素子３５を構成するゲート電
極３８（図示されず）とそのリード部３９およびチャン
ネル層４４は、図４と図５を用いて説明した方法で既に
形成済みである。

【００８３】即ち、導体パターン３２″と３６″および
ソースドレイン電極４０と４１とそれらのリード部４２
と４３は、チャンネル層４４のパターン形成が終わった
絶縁基板の表面に導電膜、例えばＴｉ／Ａｌ／Ｔｉの３
層膜を被着し、その導電膜からドレインバスライン３
（図２１参照）と共に形成する。ただし、導体パターン
３６″の上部は、外部接続端子１７に添って形成されて
いる。

【００８４】図１９は、コンタクトホール４９〜５５お
よび６０の製造工程の説明図であり、コンタクトホール
４９〜５５と６０は、保護層１１または保護層１１とゲ
ート絶縁膜１０（図２２参照）を貫通し、保護層１１ま
たはゲート絶縁膜１０の下に形成された端子１７′と３
２′（図４参照），リード部４２と３９，導体パターン
３２の所定部を露呈させる。

【００８５】コンタクトホール４９は、外部接続部１７
の端子１７′とＴＦＴ３７_-1のソースドレイン電極４０
のリード部４２の接続用、コンタクトホール５０と５１
はＴＦＴ３７_-1のゲート電極３８のリード部３９とリー
ド部４２との接続用、コンタクトホール５２と５３はＴ
ＦＴ３７_-2のゲート電極３８のリード部３９とソースド
レイン電極４０のリード部４２との接続用、コンタクト
ホール５４と５５はＴＦＴ３７_-2のリード部４２と導体
パターン３２との接続用である。

【００８６】図２０は、２端子素子３５を完成させる導
体パターン４５〜４８および６１の製造工程の説明図で
あり、導体パターン４５〜４８と６１は画素電極９（図
２１参照）と同一導体層、例えばＩＴＯ膜から画素電極
９と同時にパターン形成する。

【００８７】

【発明の効果】以上説明したように本発明によるＴＦＴ
基板は、バスラインの電気的検査に必要な２端子素子
と、該２端子素子の製造過程におけるバスラインの静電
気を除去する第２の導体パターンを有するため、バスラ
インの静電気に対する安全性が従来より改善されるよう
になる。

【００８８】そして、本発明によるＴＦＴ基板の製造方
法は、使用するマスクのパターンを必要に応じて変更
し、第２の導体パターンはバスラインの電気的検査に先
立って切断する必要があるが、ＴＦＴ基板そのものは従
来と同じ製造工程・同じマスク数で製造される、即ち、
殆どコストアップなしに、バスラインの静電気対策が充
実したＴＦＴ基板を提供できるようにする。

【図面の簡単な説明】

【図１】本発明の主要構成を説明する基本構成図であ
る。

【図２】抵抗部材からなる図１の２端子素子の平面図で
ある。

【図３】ＴＦＴからなる図１の２端子素子の詳細な平面
図である。

【図４】図３の２端子素子の製造方法の説明図（その
１）である。

【図５】図３の２端子素子の製造方法の説明図（その
２）である。

【図６】図３の２端子素子の製造方法の説明図（その
３）である。

【図７】図３の２端子素子の製造方法の説明図（その
４）である。

【図８】図３の２端子素子の製造方法の説明図（その
５）である。

【図９】ＴＦＴからなりドレインバスラインに接続する
２端子素子の平面図である。

【図１０】図９の２端子素子の製造方法の説明図（その
１）である。

【図１１】図９の２端子素子の製造方法の説明図（その
２）である。

【図１２】図９の２端子素子の製造方法の説明図（その
３）である。

【図１３】図９の２端子素子の製造方法の説明図（その
４）である。

【図１４】図９の２端子素子の製造方法の説明図（その
５）である。

【図１５】ゲートバスラインの同一端に２端子素子と静
電気対策用導体パターンを形成した第１の実施例の詳細
な平面図である。

【図１６】ドレインバスラインの同一端に２端子素子と
静電気対策用導体パターンを形成した実施例の詳細な平
面図である。

【図１７】ゲートバスラインの同一端に２端子素子と静
電気対策用導体パターンを形成した第２の実施例の詳細
な平面図である。

【図１８】図１７の２端子素子等の製造方法の説明図
（その１）である。

【図１９】図１７の２端子素子等の製造方法の説明図
（その２）である。

【図２０】図１７の２端子素子等の製造方法の説明図
（その３）である。

【図２１】ＴＦＴ基板の概略構成を示す平面図である。

【図２２】図２１のＴＦＴの断面図である。

【図２３】ＴＦＴアレイの不良検出用高抵抗素子の説明
図（その１）である。

【図２４】ＴＦＴアレイの不良検出用高抵抗素子の説明
図（その２）である。

【図２５】図２４の高抵抗素子の回路図である。

【図２６】図２４の高抵抗素子の等価回路図である。

【符号の説明】

１絶縁基板２ゲートバスライン３ドレインバスライン４画素電極用のＴＦＴ５、３８ゲート電極６ドレイン電極７チャンネル層８ソース電極９画素電極１０ゲート絶縁膜１１保護膜１７、１７″ バスラインの外部接続部２３バスライン（ゲートバスラインまたはドレインバ
スライン）３１、３１′ ＴＦＴ基板３２、３２１基板周辺部の導体パターン（第１の導体
パターン）３３、３６、３６′、３６″ ２端子素子完成後に中間
部で切断された導体パターン（第２導体パターン）３５、３５′、３５″ ２端子素子３７_-1、３７_-2、３７_-1′、３７_-2′ ２端子素子構成
用のＴＦＴ４０、４１ソースドレイン電極４５〜４８２端子素子の電極間接続用の導体パターン４９〜５５２端子素子の電極間接続用のコンタクトホ
ール

Claims

【特許請求の範囲】

【請求項１】複数のゲートバスラインと、複数のドレ
インバスラインと、該ゲートバスラインとドレインバス
ラインとに接続する複数のＴＦＴと、該ＴＦＴのそれぞ
れに接続する画素電極とが形成されたＴＦＴ基板におい
て、該ゲートバスラインおよびドレインバスラインの外側に
配設された第１の導体パターンと、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する２端子素子と、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する第２の導体パターンが形成され、該２端子素子が抵抗部材にてなる抵抗素子であることを
特徴とするＴＦＴ基板。
【請求項２】前記２端子素子が前記画素電極を形成す
るＩＴＯ膜から形成したものであることを特徴とする請
求項１記載のＴＦＴ基板。
【請求項３】複数のゲートバスラインと、複数のドレ
インバスラインと、該ゲートバスラインとドレインバス
ラインとに接続する複数のＴＦＴと、該ＴＦＴのそれぞ
れに接続する画素電極とが形成されたＴＦＴ基板におい
て、該ゲートバスラインおよびドレインバスラインの外側に
配設された第１の導体パターンと、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する２端子素子と、該ゲートバスライン
およびドレインバスラインのそれぞれと該第１の導体パ
ターンとに接続する第２の導体パターンが形成され、前記２端子素子が、ＴＦＴからなる一対のＭＯＳダイオ
ードを逆向きに並列接続したものであることを特徴とす
るＴＦＴ基板。
【請求項４】前記ゲートバスラインおよびドレインバ
スラインのそれぞれの同一端部に、前記２端子素子と第
２の導体パターンが接続していることを特徴とする請求
項１または３記載のＴＦＴ基板。
【請求項５】前記ゲートバスラインおよびドレインバ
スラインのそれぞれの一方の端部に前記２端子素子が接
続し、他方の端部に前記第２の導体パターンが接続して
いることを特徴とする請求項１または３記載のＴＦＴ基
板。
【請求項６】前記２端子素子の一対のＭＯＳダイオー
ドにおけるゲート電極とソースドレイン電極の一方との
接続に必要な導体パターンおよび、前記ゲートバスライ
ンまたはドレインバスラインと該２端子素子との間の接
続に必要となる導体パターンが、前記画素電極を形成す
るＩＴＯ膜から形成したものであることを特徴とする請
求項３記載のＴＦＴ基板。
【請求項７】請求項６記載のＴＦＴ基板を製造するＴ
ＦＴ基板の製造方法において、前記一対のＭＯＳダイオードは、前記ゲート電極を前記
ゲートバスラインと同一の導電膜から形成し、前記ソー
スドレイン電極を前記ドレインバスラインと同一の導電
膜から形成し、該ゲート電極とソースドレイン電極とを
前記ＩＴＯ膜から形成した導体パターンで接続させるこ
とを特徴とするＴＦＴ基板の製造方法。