JP3491080B2 - 液晶表示装置のマトリクス型アレイ基板およびその製法 - Google Patents
液晶表示装置のマトリクス型アレイ基板およびその製法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス型の液
晶表示装置に用いるマトリクス型アレイ基板およびその
製法に関する。
晶表示装置に用いるマトリクス型アレイ基板およびその
製法に関する。
【０００２】
【従来の技術】マトリクス型液晶表示装置は、通常、２
枚の対向する基板のあいだに液晶などの表示材料が挟持
されるとともに、この表示材料に選択的に電圧が印加さ
れるように構成されている。前記基板の少なくとも一方
はマトリクス型アレイ基板（以下、単にアレイ基板とい
うことがある）と呼ばれるものであり、このアレイ基板
上に、薄膜トランジスタなどのスイッチング素子、該ス
イッチング素子に信号を与えるためのソース配線および
ゲート配線がアレイ状に形成されている。しかし、前記
アレイ基板はガラスなどの絶縁性基板であることが多い
ため、工程途中で発生する静電気により起こるソース配
線およびゲート配線に関する不良、たとえばこれらのソ
ース配線およびゲート配線相互のあいだで静電気による
絶縁破壊短絡などが発生しやすい欠点を有していた。
枚の対向する基板のあいだに液晶などの表示材料が挟持
されるとともに、この表示材料に選択的に電圧が印加さ
れるように構成されている。前記基板の少なくとも一方
はマトリクス型アレイ基板（以下、単にアレイ基板とい
うことがある）と呼ばれるものであり、このアレイ基板
上に、薄膜トランジスタなどのスイッチング素子、該ス
イッチング素子に信号を与えるためのソース配線および
ゲート配線がアレイ状に形成されている。しかし、前記
アレイ基板はガラスなどの絶縁性基板であることが多い
ため、工程途中で発生する静電気により起こるソース配
線およびゲート配線に関する不良、たとえばこれらのソ
ース配線およびゲート配線相互のあいだで静電気による
絶縁破壊短絡などが発生しやすい欠点を有していた。
【０００３】通常、これらの欠点を克服するための手段
として、アレイ基板上の周辺部にショートリング配線
（以下、単にショートリングともいう）と呼ばれる低抵
抗の配線が配置され、その低抵抗の配線とソース配線の
あいだ、および低抵抗の配線とゲート配線のあいだをそ
れぞれクロム、アルミニウムなどからなる低抵抗体を用
いて導通させることにより、ソース配線およびゲート配
線の各配線をショートリングを介して同電位に抑えるよ
うにしている。なお、ここでは低抵抗とは、０．１〜１
００Ωの程度の抵抗をいう。
として、アレイ基板上の周辺部にショートリング配線
（以下、単にショートリングともいう）と呼ばれる低抵
抗の配線が配置され、その低抵抗の配線とソース配線の
あいだ、および低抵抗の配線とゲート配線のあいだをそ
れぞれクロム、アルミニウムなどからなる低抵抗体を用
いて導通させることにより、ソース配線およびゲート配
線の各配線をショートリングを介して同電位に抑えるよ
うにしている。なお、ここでは低抵抗とは、０．１〜１
００Ωの程度の抵抗をいう。
【０００４】しかし、ソース配線およびゲート配線を、
前述したように低抵抗のショートリングにより故意に同
電位にしているため、これらソース配線およびゲート配
線相互のあいだの検査、とくに短絡検査に関し、ショー
トリングが低抵抗であるがゆえに充分な検査の感度をう
ることが困難であった。
前述したように低抵抗のショートリングにより故意に同
電位にしているため、これらソース配線およびゲート配
線相互のあいだの検査、とくに短絡検査に関し、ショー
トリングが低抵抗であるがゆえに充分な検査の感度をう
ることが困難であった。
【０００５】これらの問題を克服するための方法とし
て、たとえば、特開平３−２９６７２５号公報に示され
ている方法がある。図８は、前記公報に示されている従
来のマトリクス型アレイ基板上の配線の構成を示す概略
平面説明図である。図８において、１はソース配線であ
り、２はゲート配線であり、３はショートリングであ
り、５は非線形素子による抵抗体である。前記公報に示
されている方法によれば、ソース配線およびゲート配線
の両配線と、外周に配設したショートリング配線とはダ
イオードのような、抵抗特性が非線形な素子である非線
形素子による抵抗体で接続される。したがって、ソース
配線およびゲート配線の各配線とショートリング配線と
のあいだの短絡検査（以下、単に配線間の短絡検査とい
う）を行なう際に印加する数〜数十ボルト程度の電圧に
対してこの非線形素子は数百ＭΩ〜数ＧΩ程度の抵抗を
示し、すなわちほぼ絶縁状態を示しているので、前記短
絡検査においては良好な検査感度をうることができる。
しかし、前記非線形素子は、静電気による不良、たとえ
ば絶縁破壊短絡が発生するような数百ボルト以上の電圧
がソース配線やゲート配線相互のあいだに発生したとき
には、数十ＫΩ以下の抵抗体として働くようになってお
り、このとき、このような数十ＫΩの抵抗は静電気を逃
がすのに充分な抵抗である。
て、たとえば、特開平３−２９６７２５号公報に示され
ている方法がある。図８は、前記公報に示されている従
来のマトリクス型アレイ基板上の配線の構成を示す概略
平面説明図である。図８において、１はソース配線であ
り、２はゲート配線であり、３はショートリングであ
り、５は非線形素子による抵抗体である。前記公報に示
されている方法によれば、ソース配線およびゲート配線
の両配線と、外周に配設したショートリング配線とはダ
イオードのような、抵抗特性が非線形な素子である非線
形素子による抵抗体で接続される。したがって、ソース
配線およびゲート配線の各配線とショートリング配線と
のあいだの短絡検査（以下、単に配線間の短絡検査とい
う）を行なう際に印加する数〜数十ボルト程度の電圧に
対してこの非線形素子は数百ＭΩ〜数ＧΩ程度の抵抗を
示し、すなわちほぼ絶縁状態を示しているので、前記短
絡検査においては良好な検査感度をうることができる。
しかし、前記非線形素子は、静電気による不良、たとえ
ば絶縁破壊短絡が発生するような数百ボルト以上の電圧
がソース配線やゲート配線相互のあいだに発生したとき
には、数十ＫΩ以下の抵抗体として働くようになってお
り、このとき、このような数十ＫΩの抵抗は静電気を逃
がすのに充分な抵抗である。
【０００６】一方、従来から行われている配線間の短絡
検査に比べてさらに詳細な検査方法として、画素に付随
するスイッチング素子レベルまで検査可能な検査方法で
あるたとえばチャージセンシング法がある。このチャー
ジセンシング法によれば、ゲート配線とショートリング
とのあいだは数十ＫΩの抵抗体で接続すればよいもの
の、ソース配線とショートリングのあいだはさらに抵抗
値の高い数ＭΩ以上の抵抗体で接続することが必要とな
っている。したがって、非線形素子により抵抗体を形成
する前記公報に示す如き従来の形成方法によれば、検査
時に印加する数〜数十ボルト程度の範囲内の電圧に対し
ては数百Ｋ〜数ＭΩの抵抗を確保できるので、チャージ
センシング法のような詳細な検査を実施するためにも有
効な方法である。
検査に比べてさらに詳細な検査方法として、画素に付随
するスイッチング素子レベルまで検査可能な検査方法で
あるたとえばチャージセンシング法がある。このチャー
ジセンシング法によれば、ゲート配線とショートリング
とのあいだは数十ＫΩの抵抗体で接続すればよいもの
の、ソース配線とショートリングのあいだはさらに抵抗
値の高い数ＭΩ以上の抵抗体で接続することが必要とな
っている。したがって、非線形素子により抵抗体を形成
する前記公報に示す如き従来の形成方法によれば、検査
時に印加する数〜数十ボルト程度の範囲内の電圧に対し
ては数百Ｋ〜数ＭΩの抵抗を確保できるので、チャージ
センシング法のような詳細な検査を実施するためにも有
効な方法である。
【０００７】しかし、通常、このような非線形素子とし
ては薄膜トランジスタおよびダイオードが用いられるこ
とから、このような非線形素子により抵抗体を形成する
方法によれば、その非線形素子はアレイ基板を形成する
工程（以下、単にアレイ形成工程という）の終わりに近
くなって初めて非線形素子として完成するので、そのと
きからは抵抗体としての機能を有するが、そのときまで
は絶縁体としての機能しかもたない。
ては薄膜トランジスタおよびダイオードが用いられるこ
とから、このような非線形素子により抵抗体を形成する
方法によれば、その非線形素子はアレイ基板を形成する
工程（以下、単にアレイ形成工程という）の終わりに近
くなって初めて非線形素子として完成するので、そのと
きからは抵抗体としての機能を有するが、そのときまで
は絶縁体としての機能しかもたない。
【０００８】そのため、アレイ形成工程の初期および中
途段階でソース配線およびゲート配線の各配線上に発生
した静電気については、その静電気を逃がすパスがない
ことになるので、ソース配線およびゲート配線の各配線
上に電荷が蓄積され、それが原因となってスイッチング
素子の不良、ソース配線およびゲート配線の各配線間の
短絡など不良発生の原因となっていた。
途段階でソース配線およびゲート配線の各配線上に発生
した静電気については、その静電気を逃がすパスがない
ことになるので、ソース配線およびゲート配線の各配線
上に電荷が蓄積され、それが原因となってスイッチング
素子の不良、ソース配線およびゲート配線の各配線間の
短絡など不良発生の原因となっていた。
【０００９】また特開平３−１１６１１７号公報には、
ソース配線およびゲート配線の各配線とショートリング
とのあいだを接続する抵抗を比較的高抵抗の材料を用い
て形成し、数ＫΩ〜数十ＫΩの抵抗を確保する方法が示
唆されている。数ｋΩ〜数十ｋΩの抵抗を確保するこの
方法によれば、前述の配線間の短絡検査については必要
な抵抗値が確保されるが、チャージセンシング法などの
検査を実施するうえで必要とされる抵抗値については、
ゲート側の抵抗値は良いものの、ソース側の抵抗値に必
要とされるレベルにはなお１〜２桁程度の開きが存在す
るという小さい不充分なものである。
ソース配線およびゲート配線の各配線とショートリング
とのあいだを接続する抵抗を比較的高抵抗の材料を用い
て形成し、数ＫΩ〜数十ＫΩの抵抗を確保する方法が示
唆されている。数ｋΩ〜数十ｋΩの抵抗を確保するこの
方法によれば、前述の配線間の短絡検査については必要
な抵抗値が確保されるが、チャージセンシング法などの
検査を実施するうえで必要とされる抵抗値については、
ゲート側の抵抗値は良いものの、ソース側の抵抗値に必
要とされるレベルにはなお１〜２桁程度の開きが存在す
るという小さい不充分なものである。
【００１０】
【発明が解決しようとする課題】以上に説明したよう
に、従来のマトリクス型液晶表示装置のうち、ソース配
線およびゲート配線の各配線とショートリング配線をそ
れぞれ非線形素子で接続するものについては、この非線
形素子が抵抗体としての機能をあらわす工程以前の工程
において発生する静電気による不良発生を抑えることが
できないという問題があった。とくに、アレイ基板上
の、ゲート配線の端部が存在する領域の側（以下、単に
ゲート側という）は各ゲート配線がアレイ形成工程の初
期に形成されることが多いため、絶縁状態にさらされて
いる期間が、ソース配線の端部が存在する領域の側（以
下、単にソース側という）に比べて長く、静電気に対す
る不良発生の割合が相対的に大きかった。
に、従来のマトリクス型液晶表示装置のうち、ソース配
線およびゲート配線の各配線とショートリング配線をそ
れぞれ非線形素子で接続するものについては、この非線
形素子が抵抗体としての機能をあらわす工程以前の工程
において発生する静電気による不良発生を抑えることが
できないという問題があった。とくに、アレイ基板上
の、ゲート配線の端部が存在する領域の側（以下、単に
ゲート側という）は各ゲート配線がアレイ形成工程の初
期に形成されることが多いため、絶縁状態にさらされて
いる期間が、ソース配線の端部が存在する領域の側（以
下、単にソース側という）に比べて長く、静電気に対す
る不良発生の割合が相対的に大きかった。
【００１１】また、ＩＴＯ（Indium Tin Oxide）のよう
な比較的抵抗の高い材料で抵抗体を形成するものについ
ては、チャージセンシング法のような詳細なアレイ検査
を実施するうえで、とくにソース側に接続する抵抗値が
不充分なものとなっていた。
な比較的抵抗の高い材料で抵抗体を形成するものについ
ては、チャージセンシング法のような詳細なアレイ検査
を実施するうえで、とくにソース側に接続する抵抗値が
不充分なものとなっていた。
【００１２】本発明は、以上の問題を解決するためにな
されたものであり、工程途中での静電気による不良発
生、とくにゲート配線上に発生した静電気による不良発
生を軽減し、かつ詳細なアレイ検査を実施するうえで充
分な抵抗値、とくにソース側の充分な抵抗値を有する抵
抗体を用いたマトリクス型アレイ基板からなる液晶表示
装置を提供することを目的とする。
されたものであり、工程途中での静電気による不良発
生、とくにゲート配線上に発生した静電気による不良発
生を軽減し、かつ詳細なアレイ検査を実施するうえで充
分な抵抗値、とくにソース側の充分な抵抗値を有する抵
抗体を用いたマトリクス型アレイ基板からなる液晶表示
装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明にかかわるマトリ
クス型液晶表示装置においては、ゲート配線とショート
リングを接続する抵抗体を、画素電極を形成する材料と
同じ透明の導電材を用いて第１の導電性薄膜としてアレ
イ形成工程の初期に形成する一方、アレイ形成工程の終
わりの段階で形成されるソース配線については非線形素
子による抵抗体でショートリングを形成する。
クス型液晶表示装置においては、ゲート配線とショート
リングを接続する抵抗体を、画素電極を形成する材料と
同じ透明の導電材を用いて第１の導電性薄膜としてアレ
イ形成工程の初期に形成する一方、アレイ形成工程の終
わりの段階で形成されるソース配線については非線形素
子による抵抗体でショートリングを形成する。
【００１４】さらに、ゲート配線とショートリングを接
続する抵抗体については、アレイ形成工程の初期から形
成されるものに加えて、ソース側と同様に非線形素子も
あわせて形成し、非線形素子の完成後、アレイ形成工程
の初期から存在する前記抵抗体をエッチング処理などに
よってなくすことを可能としていることを特徴とする。
続する抵抗体については、アレイ形成工程の初期から形
成されるものに加えて、ソース側と同様に非線形素子も
あわせて形成し、非線形素子の完成後、アレイ形成工程
の初期から存在する前記抵抗体をエッチング処理などに
よってなくすことを可能としていることを特徴とする。
【００１５】前述のように構成されるマトリクス型アレ
イ基板は、工程途中の静電気による不良発生を軽減する
ことが可能であるだけでなく、ゲート配線とショートリ
ングを接続する抵抗値が様々に設定されて行われるアレ
イ基板の検査（以下、単にアレイ検査という）を実施す
るのに充分な感度を与えることが可能なレベルにできる
ことから、検査の感度の向上につながる。
イ基板は、工程途中の静電気による不良発生を軽減する
ことが可能であるだけでなく、ゲート配線とショートリ
ングを接続する抵抗値が様々に設定されて行われるアレ
イ基板の検査（以下、単にアレイ検査という）を実施す
るのに充分な感度を与えることが可能なレベルにできる
ことから、検査の感度の向上につながる。
【００１６】本発明にかかわる液晶表示装置のマトリク
ス型アレイ基板は、透明の絶縁性基板と、該絶縁性基板
上に並設された複数のゲート配線と、該ゲート配線を覆
うゲート絶縁膜と、複数の前記ゲート配線に前記ゲート
絶縁膜を介してそれぞれ交差するように並設された複数
のソース配線と、該ソース配線および前記ゲート配線の
交差部にそれぞれ設けられた薄膜トランジスタと、該薄
膜トランジスタに接続された透明の導電材からなる画素
電極と、前記ソース配線および前記ゲート配線をそれぞ
れ並設した領域の外側部分に前記ソース配線および前記
ゲート配線を同電位にすべく設けられたショートリング
配線と、前記ゲート配線と前記ショートリング配線とを
接続するように形成された第１の導電性薄膜と、前記ソ
ース配線と前記ショートリング配線とを接続するように
形成され、抵抗特性が非線形な半導体素子である非線形
素子と該ショートリング配線が形成される領域の上部を
覆うノンドープアモルファスシリコン層およびリンドー
プアモルファスシリコン層と、該リンドープアモルファ
スシリコン層上に設けられた前記ソース配線の延長部お
よびドレイン電極線とからなる、液晶表示装置のマトリ
クス型アレイ基板であって、前記ショートリングは前記
ゲート配線と同時に形成されたものであり、前記第１の
導電性薄膜は、前記ショートリング配線および前記ゲー
ト配線を形成した直後の成膜工程で成膜されたものであ
ることを特徴とする。
ス型アレイ基板は、透明の絶縁性基板と、該絶縁性基板
上に並設された複数のゲート配線と、該ゲート配線を覆
うゲート絶縁膜と、複数の前記ゲート配線に前記ゲート
絶縁膜を介してそれぞれ交差するように並設された複数
のソース配線と、該ソース配線および前記ゲート配線の
交差部にそれぞれ設けられた薄膜トランジスタと、該薄
膜トランジスタに接続された透明の導電材からなる画素
電極と、前記ソース配線および前記ゲート配線をそれぞ
れ並設した領域の外側部分に前記ソース配線および前記
ゲート配線を同電位にすべく設けられたショートリング
配線と、前記ゲート配線と前記ショートリング配線とを
接続するように形成された第１の導電性薄膜と、前記ソ
ース配線と前記ショートリング配線とを接続するように
形成され、抵抗特性が非線形な半導体素子である非線形
素子と該ショートリング配線が形成される領域の上部を
覆うノンドープアモルファスシリコン層およびリンドー
プアモルファスシリコン層と、該リンドープアモルファ
スシリコン層上に設けられた前記ソース配線の延長部お
よびドレイン電極線とからなる、液晶表示装置のマトリ
クス型アレイ基板であって、前記ショートリングは前記
ゲート配線と同時に形成されたものであり、前記第１の
導電性薄膜は、前記ショートリング配線および前記ゲー
ト配線を形成した直後の成膜工程で成膜されたものであ
ることを特徴とする。
【００１７】また、前記第１の導電性薄膜が前記画素電
極を形成する透明の導電材からなることが製造工程数を
増やすことなく、検査に必要な抵抗を確保できるという
点で好ましい。
極を形成する透明の導電材からなることが製造工程数を
増やすことなく、検査に必要な抵抗を確保できるという
点で好ましい。
【００１８】また、前記第１の導電性薄膜と同一の第１
の導電性薄膜を前記非線形素子に並列接続される位置に
形成して前記ソース配線と前記ショートリング配線とを
接続し、前記第１の導電性薄膜の少なくとも一部が前記
非線形成素子形成後の工程で除去されてなることが検査
の感度を向上できるという点で好ましい。
の導電性薄膜を前記非線形素子に並列接続される位置に
形成して前記ソース配線と前記ショートリング配線とを
接続し、前記第１の導電性薄膜の少なくとも一部が前記
非線形成素子形成後の工程で除去されてなることが検査
の感度を向上できるという点で好ましい。
【００１９】また、前記ゲート配線と接続される側の前
記ショートリング配線と、前記ソース配線と接続される
側の前記ショートリング配線とが分離され、そのあいだ
が第２の導電性薄膜により接続されてなることがゲート
電位のソース側への影響をより小さくし、検査の感度を
あげうるという点で好ましい。
記ショートリング配線と、前記ソース配線と接続される
側の前記ショートリング配線とが分離され、そのあいだ
が第２の導電性薄膜により接続されてなることがゲート
電位のソース側への影響をより小さくし、検査の感度を
あげうるという点で好ましい。
【００２０】また、前記第２の導電性薄膜が前記透明の
導電材からなることが製造工程数の増加を招くことがな
い点で好ましい。
導電材からなることが製造工程数の増加を招くことがな
い点で好ましい。
【００２１】また、前記ゲート配線に接続される側の前
記ショートリング配線と、前記ソース配線に接続される
側のショートリング配線とが分離され、そのあいだが前
記非線形素子と同一の非線形素子により接続されてなる
ことがゲート電位の回りこみを最小限に抑え、検査感度
を極めて高くできるという点で好ましい。
記ショートリング配線と、前記ソース配線に接続される
側のショートリング配線とが分離され、そのあいだが前
記非線形素子と同一の非線形素子により接続されてなる
ことがゲート電位の回りこみを最小限に抑え、検査感度
を極めて高くできるという点で好ましい。
【００２２】
【００２３】本発明にかかわる液晶表示装置のマトリク
ス型アレイ基板の製法は、透明の絶縁性基板と、該絶縁
性基板上に並設された複数のゲート配線と、該ゲート配
線を覆うゲート絶縁膜と、複数の前記ゲート配線に前記
ゲート絶縁膜を介してそれぞれ交差するように並設され
た複数のソース配線と、該ソース配線および前記ゲート
配線の交差部にそれぞれ設けられた薄膜トランジスタ
と、該薄膜トランジスタに接続された透明の導電材から
なる画素電極と、前記ソース配線および前記ゲート配線
をそれぞれ並設した領域の外側部分に前記ソース配線お
よび前記ゲート配線を同電位にすべく設けられたショー
トリング配線と、前記ショートリング配線および前記ソ
ース配線の延長部を接続するように形成される第１の導
電性薄膜と、該第１の導電性薄膜に並列に接続される位
置に形成され、かつ前記ショートリング配線および前記
ソース配線を接続するように形成される、抵抗特性が非
線形な半導体素子である非線形素子と、前記第１の導電
性薄膜および前記非線形素子を形成する領域を覆うノン
ドープアモルファスシリコン層、エッチングストッパ絶
縁膜およびリンドープアモルファスシリコン層と、該リ
ンドープアモルファスシリコン層上に設けられた前記ソ
ース配線の延長部およびドレイン電極線と、前記リンド
ープアモルファスシリコン層、前記ノンドープアモルフ
ァスシリコン層および前記ゲート絶縁膜に形成されるコ
ンタクトホールとからなる、液晶表示装置のマトリクス
型アレイ基板の製法であって、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を同時に形成する工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層、前記エッチングストッパ絶縁膜を順に形成
する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、前記
（ｄ）〜（ｇ）工程のうちいずれかの１つの工程におい
て、前記ショートリング配線と前記ソース配線の延長部
とを接続する前記第１の導電性薄膜の少なくとも一部を
前記コンタクトホールを介してエッチング除去すること
を特徴とする。
ス型アレイ基板の製法は、透明の絶縁性基板と、該絶縁
性基板上に並設された複数のゲート配線と、該ゲート配
線を覆うゲート絶縁膜と、複数の前記ゲート配線に前記
ゲート絶縁膜を介してそれぞれ交差するように並設され
た複数のソース配線と、該ソース配線および前記ゲート
配線の交差部にそれぞれ設けられた薄膜トランジスタ
と、該薄膜トランジスタに接続された透明の導電材から
なる画素電極と、前記ソース配線および前記ゲート配線
をそれぞれ並設した領域の外側部分に前記ソース配線お
よび前記ゲート配線を同電位にすべく設けられたショー
トリング配線と、前記ショートリング配線および前記ソ
ース配線の延長部を接続するように形成される第１の導
電性薄膜と、該第１の導電性薄膜に並列に接続される位
置に形成され、かつ前記ショートリング配線および前記
ソース配線を接続するように形成される、抵抗特性が非
線形な半導体素子である非線形素子と、前記第１の導電
性薄膜および前記非線形素子を形成する領域を覆うノン
ドープアモルファスシリコン層、エッチングストッパ絶
縁膜およびリンドープアモルファスシリコン層と、該リ
ンドープアモルファスシリコン層上に設けられた前記ソ
ース配線の延長部およびドレイン電極線と、前記リンド
ープアモルファスシリコン層、前記ノンドープアモルフ
ァスシリコン層および前記ゲート絶縁膜に形成されるコ
ンタクトホールとからなる、液晶表示装置のマトリクス
型アレイ基板の製法であって、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を同時に形成する工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層、前記エッチングストッパ絶縁膜を順に形成
する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、前記
（ｄ）〜（ｇ）工程のうちいずれかの１つの工程におい
て、前記ショートリング配線と前記ソース配線の延長部
とを接続する前記第１の導電性薄膜の少なくとも一部を
前記コンタクトホールを介してエッチング除去すること
を特徴とする。
【００２４】本発明にかかわる液晶表示装置のマトリク
ス型アレイ基板の製法は、透明の絶縁性基板と、該絶縁
性基板上に並設された複数のゲート配線と、該ゲート配
線を覆うゲート絶縁膜と、複数の前記ゲート配線に前記
ゲート絶縁膜を介してそれぞれ交差するように並設され
た複数のソース配線と、該ソース配線および前記ゲート
配線の交差部にそれぞれ設けられた薄膜トランジスタ
と、該薄膜トランジスタに接続された透明の導電材から
なる画素電極と、前記ソース配線および前記ゲート配線
をそれぞれ並設した領域の外側部分に前記ソース配線お
よび前記ゲート配線を同電位にすべく設けられたショー
トリング配線と、前記ショートリング配線および前記ソ
ース配線の延長部を接続するように形成される第１の導
電性薄膜と、該第１の導電性薄膜に並列に接続される位
置に形成され、かつ前記ショートリング配線および前記
ソース配線を接続するように形成される、抵抗特性が非
線形な半導体素子である非線形素子と、前記第１の導電
性薄膜および前記非線形素子を形成する領域を覆うノン
ドープアモルファスシリコン層およびリンドープアモル
ファスシリコン層と、該リンドープアモルファスシリコ
ン層上に設けられた前記ソース配線の延長部およびドレ
イン電極線と、前記リンドープアモルファスシリコン
層、前記ノンドープアモルファスシリコン層および前記
ゲート絶縁膜に形成されるコンタクトホールとからな
る、液晶表示装置のマトリクス型アレイ基板の製法であ
って、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を形成同時にする工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層を順に形成する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、前記
（ｄ）〜（ｇ）工程のうちいずれかの１つの工程におい
て、前記ショートリング配線と前記ソース配線の延長部
とを接続する前記第１の導電性薄膜の少なくとも一部を
含めてエッチングして前記コンタクトホールを介してエ
ッチング除去することを特徴とする。
ス型アレイ基板の製法は、透明の絶縁性基板と、該絶縁
性基板上に並設された複数のゲート配線と、該ゲート配
線を覆うゲート絶縁膜と、複数の前記ゲート配線に前記
ゲート絶縁膜を介してそれぞれ交差するように並設され
た複数のソース配線と、該ソース配線および前記ゲート
配線の交差部にそれぞれ設けられた薄膜トランジスタ
と、該薄膜トランジスタに接続された透明の導電材から
なる画素電極と、前記ソース配線および前記ゲート配線
をそれぞれ並設した領域の外側部分に前記ソース配線お
よび前記ゲート配線を同電位にすべく設けられたショー
トリング配線と、前記ショートリング配線および前記ソ
ース配線の延長部を接続するように形成される第１の導
電性薄膜と、該第１の導電性薄膜に並列に接続される位
置に形成され、かつ前記ショートリング配線および前記
ソース配線を接続するように形成される、抵抗特性が非
線形な半導体素子である非線形素子と、前記第１の導電
性薄膜および前記非線形素子を形成する領域を覆うノン
ドープアモルファスシリコン層およびリンドープアモル
ファスシリコン層と、該リンドープアモルファスシリコ
ン層上に設けられた前記ソース配線の延長部およびドレ
イン電極線と、前記リンドープアモルファスシリコン
層、前記ノンドープアモルファスシリコン層および前記
ゲート絶縁膜に形成されるコンタクトホールとからな
る、液晶表示装置のマトリクス型アレイ基板の製法であ
って、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を形成同時にする工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層を順に形成する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、前記
（ｄ）〜（ｇ）工程のうちいずれかの１つの工程におい
て、前記ショートリング配線と前記ソース配線の延長部
とを接続する前記第１の導電性薄膜の少なくとも一部を
含めてエッチングして前記コンタクトホールを介してエ
ッチング除去することを特徴とする。
【００２５】
【発明の実施の形態】以下、添付図面を参照しつつ、本
発明にかかわる実施の形態について説明する。
発明にかかわる実施の形態について説明する。
【００２６】実施の形態１
本発明の実施の形態１を、図１および図２を参照しなが
ら説明する。図１は、実施の形態１にかかわるマトリク
ス型アレイ基板の概略を説明する平面説明図であり、図
２は、図１に示したソース配線の端部に接続される非線
形素子と、画素電極またはショートリング端子にドレイ
ン電極線を電気的に接続するために設けられるコンタク
トホール（図１には示していない）とを示す断面説明図
である。図２は、図１に示される領域ＡのＢ−Ｂ線断面
および領域ＣのＤ−Ｄ線断面を示す断面説明図である。
図２には、破断部を境に右側にＢ−Ｂ線断面が示されて
おり、破断部を境に左側にＤ−Ｄ線断面が示されてい
る。
ら説明する。図１は、実施の形態１にかかわるマトリク
ス型アレイ基板の概略を説明する平面説明図であり、図
２は、図１に示したソース配線の端部に接続される非線
形素子と、画素電極またはショートリング端子にドレイ
ン電極線を電気的に接続するために設けられるコンタク
トホール（図１には示していない）とを示す断面説明図
である。図２は、図１に示される領域ＡのＢ−Ｂ線断面
および領域ＣのＤ−Ｄ線断面を示す断面説明図である。
図２には、破断部を境に右側にＢ−Ｂ線断面が示されて
おり、破断部を境に左側にＤ−Ｄ線断面が示されてい
る。
【００２７】図１において、１はソース配線であり、２
はゲート配線である。３は、これらの配線を取り囲むよ
うにして形成されるショートリングである。４は、ゲー
ト配線とショートリングを接続する第１の導電性薄膜で
あり、該第１の導電性薄膜は透明の導電材からなる抵抗
体である。５は、ソース配線とショートリングを接続す
る非線形素子であり抵抗特性が非線形な素子からなる抵
抗体である。本実施の形態においては、ショートリング
と抵抗体とをショートリング端子を介して接続してい
る。図２において、図１に示した部分と同一の部分には
同一の符号が用いられており、その他に１ａはソース配
線の延長部であり、３ａはショートリング端子であり、
６はゲート絶縁膜であり、７はノンドープアモルファス
シリコン層であり、８はリンドープアモルファスシリコ
ン層であり、９はドレイン電極線であり、１０はエッチ
ングストッパ絶縁膜であり、１１は画素電極であり、１
３はコンタクトホールである。また、ショートリング端
子３ａはショートリング配線から各ゲート配線および各
ソース配線のそれぞれに対応して突出するように延設さ
れている。
はゲート配線である。３は、これらの配線を取り囲むよ
うにして形成されるショートリングである。４は、ゲー
ト配線とショートリングを接続する第１の導電性薄膜で
あり、該第１の導電性薄膜は透明の導電材からなる抵抗
体である。５は、ソース配線とショートリングを接続す
る非線形素子であり抵抗特性が非線形な素子からなる抵
抗体である。本実施の形態においては、ショートリング
と抵抗体とをショートリング端子を介して接続してい
る。図２において、図１に示した部分と同一の部分には
同一の符号が用いられており、その他に１ａはソース配
線の延長部であり、３ａはショートリング端子であり、
６はゲート絶縁膜であり、７はノンドープアモルファス
シリコン層であり、８はリンドープアモルファスシリコ
ン層であり、９はドレイン電極線であり、１０はエッチ
ングストッパ絶縁膜であり、１１は画素電極であり、１
３はコンタクトホールである。また、ショートリング端
子３ａはショートリング配線から各ゲート配線および各
ソース配線のそれぞれに対応して突出するように延設さ
れている。
【００２８】本発明にかかわるマトリクス型アレイ基板
は、従来と同様に通常、２枚の対向する基板のあいだに
液晶などの表示材料が挟持されるとともに、この表示材
料に選択的に電圧が印加されるように構成されており、
そのうち１枚の基板としての透明の絶縁性基板、この絶
縁性基板上に平行かつ一定間隔に並設された複数のゲー
ト配線、この複数のゲート配線を覆う絶縁膜、この絶縁
膜を介してゲート配線とそれぞれ交差するとともに平行
かつ一定間隔に並設された複数のソース配線、ゲート配
線とソース配線との交差部にそれぞれ設けられたスイッ
チング素子である薄膜トランジスタ、この薄膜トランジ
スタに接続された透明の導電材からなる画素電極、およ
びこれらのゲート配線とソース配線とを、それぞれどう
しが平行になるように並設した領域の外周部分に設けら
れたショートリング配線、さらに後述するノンドープア
モルファスシリコン層、エッチングストッパ絶縁膜、リ
ンドープアモルファスシリコン層、ソース配線の延長
部、ドレイン電極線およびコンタクトホールなどからな
る。透明の絶縁性基板はホウケイ酸ガラス、石英ガラス
などによって構成されうるが、本実施の形態においては
ホウケイ酸ガラスを用いた。
は、従来と同様に通常、２枚の対向する基板のあいだに
液晶などの表示材料が挟持されるとともに、この表示材
料に選択的に電圧が印加されるように構成されており、
そのうち１枚の基板としての透明の絶縁性基板、この絶
縁性基板上に平行かつ一定間隔に並設された複数のゲー
ト配線、この複数のゲート配線を覆う絶縁膜、この絶縁
膜を介してゲート配線とそれぞれ交差するとともに平行
かつ一定間隔に並設された複数のソース配線、ゲート配
線とソース配線との交差部にそれぞれ設けられたスイッ
チング素子である薄膜トランジスタ、この薄膜トランジ
スタに接続された透明の導電材からなる画素電極、およ
びこれらのゲート配線とソース配線とを、それぞれどう
しが平行になるように並設した領域の外周部分に設けら
れたショートリング配線、さらに後述するノンドープア
モルファスシリコン層、エッチングストッパ絶縁膜、リ
ンドープアモルファスシリコン層、ソース配線の延長
部、ドレイン電極線およびコンタクトホールなどからな
る。透明の絶縁性基板はホウケイ酸ガラス、石英ガラス
などによって構成されうるが、本実施の形態においては
ホウケイ酸ガラスを用いた。
【００２９】図１に示すように、第１の導電性薄膜４と
して透明の導電材からなる抵抗体、および非線形素子５
からなる抵抗体はソース配線およびゲート配線の各配線
とショートリングを電気的に接続させるためにショート
リング端子３ａ（図１には示していない）上に設けたも
のである。すなわち、ゲート配線２の端部にショートリ
ング端子３ａに接続するように第１の導電性薄膜４が形
成され、およびソース配線１の端部にショートリング端
子３ａ（図２参照）に接続するように非線形素子５が形
成される。このようにして、ソース配線およびゲート配
線は、ソース配線およびゲート配線が、それぞれどうし
が平行になるように並設されてなる表示部の外周部分に
設けられたショートリングと導通している。
して透明の導電材からなる抵抗体、および非線形素子５
からなる抵抗体はソース配線およびゲート配線の各配線
とショートリングを電気的に接続させるためにショート
リング端子３ａ（図１には示していない）上に設けたも
のである。すなわち、ゲート配線２の端部にショートリ
ング端子３ａに接続するように第１の導電性薄膜４が形
成され、およびソース配線１の端部にショートリング端
子３ａ（図２参照）に接続するように非線形素子５が形
成される。このようにして、ソース配線およびゲート配
線は、ソース配線およびゲート配線が、それぞれどうし
が平行になるように並設されてなる表示部の外周部分に
設けられたショートリングと導通している。
【００３０】このようなアレイ基板はつぎのようなアレ
イ形成工程によって製造される（図２参照）。まず、透
明の絶縁性基板（図示せず）上にクロムなどからなる膜
が成膜され、パターニングされてゲート配線２およびシ
ョートリング３およびショートリング端子３ａとなる金
属薄膜が形成される。つぎにＩＴＯなどの透明の導電材
からなる膜を成膜したのち、フォトマスクを用いたフォ
トリソグラフィにより画素電極のパターニングを行う。
イ形成工程によって製造される（図２参照）。まず、透
明の絶縁性基板（図示せず）上にクロムなどからなる膜
が成膜され、パターニングされてゲート配線２およびシ
ョートリング３およびショートリング端子３ａとなる金
属薄膜が形成される。つぎにＩＴＯなどの透明の導電材
からなる膜を成膜したのち、フォトマスクを用いたフォ
トリソグラフィにより画素電極のパターニングを行う。
【００３１】ゲート配線２（図２には示していない）の
端部に第１の導電性薄膜４として透明の導電材からなる
抵抗体が形成される。この透明の導電材からなる抵抗体
は十〜数十ＫΩ程度の抵抗値を有する必要がある。これ
については、前記ＩＴＯまたは酸化スズなどと同じ透明
の導電材を用いて透明の導電膜を蛇行形状に形成する方
法などで対応できることから、前述の画素電極のパター
ニングの際に同時に形成すればよいので工程数の増加を
抑えることが可能となる。
端部に第１の導電性薄膜４として透明の導電材からなる
抵抗体が形成される。この透明の導電材からなる抵抗体
は十〜数十ＫΩ程度の抵抗値を有する必要がある。これ
については、前記ＩＴＯまたは酸化スズなどと同じ透明
の導電材を用いて透明の導電膜を蛇行形状に形成する方
法などで対応できることから、前述の画素電極のパター
ニングの際に同時に形成すればよいので工程数の増加を
抑えることが可能となる。
【００３２】前記透明の導電材からなる第１の導電性薄
膜４および画素電極１１を形成したのち、図２に示すよ
うに、ゲート絶縁膜６として窒化ケイ素からなる膜、ノ
ンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）層７、
窒化ケイ素または酸化ケイ素などからなるエッチングス
トッパ絶縁膜１０を順次、ＣＶＤ法またはスパッタ法に
より成膜したのち、エッチングストッパ絶縁膜１０をパ
ターニングする。
膜４および画素電極１１を形成したのち、図２に示すよ
うに、ゲート絶縁膜６として窒化ケイ素からなる膜、ノ
ンドープアモルファスシリコン（ｉ−ａ−Ｓｉ）層７、
窒化ケイ素または酸化ケイ素などからなるエッチングス
トッパ絶縁膜１０を順次、ＣＶＤ法またはスパッタ法に
より成膜したのち、エッチングストッパ絶縁膜１０をパ
ターニングする。
【００３３】つぎに、リンドープアモルファスシリコン
層８を形成したのち、パターン加工により画素電極１１
とドレイン電極線９とのコンタクトホール１３を形成す
る。
層８を形成したのち、パターン加工により画素電極１１
とドレイン電極線９とのコンタクトホール１３を形成す
る。
【００３４】さらに、スパッタ法または電着法によりソ
ース配線１およびソース配線の延長部１ａならびにドレ
イン電極線９を形成するためのクロムおよびタンタルな
どを成膜し、そののちパターニングする。さらに、この
ソース配線の延長部１ａおよびドレイン電極線９をマス
クとして不要なノンドープアモルファスシリコン層７お
よびリンドープアモルファスシリコン層８を除去する。
このようにして形成したノンドープアモルファスシリコ
ン層およびリンドープアモルファスシリコン層によって
非線形素子が構成される。最後に酸化ケイ素または窒化
ケイ素からなる保護膜を形成し、マトリクス型アレイ基
板が完成する。
ース配線１およびソース配線の延長部１ａならびにドレ
イン電極線９を形成するためのクロムおよびタンタルな
どを成膜し、そののちパターニングする。さらに、この
ソース配線の延長部１ａおよびドレイン電極線９をマス
クとして不要なノンドープアモルファスシリコン層７お
よびリンドープアモルファスシリコン層８を除去する。
このようにして形成したノンドープアモルファスシリコ
ン層およびリンドープアモルファスシリコン層によって
非線形素子が構成される。最後に酸化ケイ素または窒化
ケイ素からなる保護膜を形成し、マトリクス型アレイ基
板が完成する。
【００３５】以上に説明した工程において、ソース配線
の延長部においても、表示部に配設される薄膜トランジ
スタであるスイッチング素子と同時に形成される非線形
素子５からなる抵抗体を配置する。この非線形素子５か
らなる抵抗体により、ソース配線とショートリングが導
通される。
の延長部においても、表示部に配設される薄膜トランジ
スタであるスイッチング素子と同時に形成される非線形
素子５からなる抵抗体を配置する。この非線形素子５か
らなる抵抗体により、ソース配線とショートリングが導
通される。
【００３６】なお、前述のアレイ形成工程は、エッチン
グストッパ絶縁膜を含む薄膜トランジスタをスイッチン
グ素子として用いるばあいのアレイ形成工程であり、も
し、エッチングストッパ絶縁膜を含まない薄膜トランジ
スタをスイッチング素子として用いるばあいは、エッチ
ングストッパ絶縁膜の成膜およびパターニングを行う必
要はない。
グストッパ絶縁膜を含む薄膜トランジスタをスイッチン
グ素子として用いるばあいのアレイ形成工程であり、も
し、エッチングストッパ絶縁膜を含まない薄膜トランジ
スタをスイッチング素子として用いるばあいは、エッチ
ングストッパ絶縁膜の成膜およびパターニングを行う必
要はない。
【００３７】このようにして形成されたアレイ基板にお
いては、ゲート配線が透明の導電材からなる抵抗体であ
る第１の導電性薄膜４によって、ショートリングと接続
される。この第１の導電性薄膜４による接続は、ゲート
配線を形成した直後に行われるので、ゲート配線に対す
るそののちのアレイ形成工程中に発生した静電気による
絶縁破壊短絡の発生を抑えることができる。
いては、ゲート配線が透明の導電材からなる抵抗体であ
る第１の導電性薄膜４によって、ショートリングと接続
される。この第１の導電性薄膜４による接続は、ゲート
配線を形成した直後に行われるので、ゲート配線に対す
るそののちのアレイ形成工程中に発生した静電気による
絶縁破壊短絡の発生を抑えることができる。
【００３８】一方、ソース配線については、アレイ形成
工程の最後の方の段階で形成されるので、アレイ形成工
程中の静電気に対しての配慮は少なくてよい。したがっ
て、ソース配線については非線形素子５を用いてショー
トリングと接続させる。これにより、アレイ形成工程途
中に発生する静電気による弊害を極力回避しつつ、なお
かつチャージセンシング法などの検査に対して許容でき
る感度を与えることが可能となる。
工程の最後の方の段階で形成されるので、アレイ形成工
程中の静電気に対しての配慮は少なくてよい。したがっ
て、ソース配線については非線形素子５を用いてショー
トリングと接続させる。これにより、アレイ形成工程途
中に発生する静電気による弊害を極力回避しつつ、なお
かつチャージセンシング法などの検査に対して許容でき
る感度を与えることが可能となる。
【００３９】実施の形態２
つぎに本発明にかかわる実施の形態２について説明す
る。図３は、実施の形態２にかかわるマトリクス型アレ
イ基板の構成の平面説明図である。図４は、ある１つの
画素にかかわる画素電極（図３には図示せず）、図３に
示したソース配線の延長部において並列に接続する第１
の導電性薄膜および図３に示した非線形素子のうち、非
線形素子の部分と画素電極の一部分（図４（ａ））およ
び第１の導電性薄膜を含む部分と画素電極の一部分（図
４（ｂ））の拡大断面説明図である。図４（ａ）は、図
３に示される領域ＥのＦ−Ｆ線断面を示す断面説明図で
ある。図４（ｂ）は、図３に示される領域Ｅおよび領域
ＧのＨ−Ｈ線断面を示す断面説明図である。図４（ｂ）
には、破断部を境に右側に領域ＥのＨ−Ｈ線断面が示さ
れており、破断部を境に左側に領域ＧのＨ−Ｈ線断面が
示されている。図３および図４において、図１および図
２に示した部分と同一の部分には同一の符号が用いられ
ており、その他、１５は第１の導電性薄膜である。
る。図３は、実施の形態２にかかわるマトリクス型アレ
イ基板の構成の平面説明図である。図４は、ある１つの
画素にかかわる画素電極（図３には図示せず）、図３に
示したソース配線の延長部において並列に接続する第１
の導電性薄膜および図３に示した非線形素子のうち、非
線形素子の部分と画素電極の一部分（図４（ａ））およ
び第１の導電性薄膜を含む部分と画素電極の一部分（図
４（ｂ））の拡大断面説明図である。図４（ａ）は、図
３に示される領域ＥのＦ−Ｆ線断面を示す断面説明図で
ある。図４（ｂ）は、図３に示される領域Ｅおよび領域
ＧのＨ−Ｈ線断面を示す断面説明図である。図４（ｂ）
には、破断部を境に右側に領域ＥのＨ−Ｈ線断面が示さ
れており、破断部を境に左側に領域ＧのＨ−Ｈ線断面が
示されている。図３および図４において、図１および図
２に示した部分と同一の部分には同一の符号が用いられ
ており、その他、１５は第１の導電性薄膜である。
【００４０】実施の形態２にかかわる構成について説明
する。図３に示したように、本実施の形態においても実
施の形態１と同じく、透明の絶縁性基板上にゲート配線
２およびショートリング３が形成される。そののち、前
記ゲート配線２とショートリング３とのあいだを接続す
る第１の導電性薄膜４として透明の導電材からなる抵抗
体がショートリング端子３ａ上に形成されている。ここ
で、本実施の形態２においては、ゲート配線とショート
リングとのあいだに第１の導電性薄膜４を形成するとと
もに、ソース配線とショートリングとのあいだには、非
線形素子５に並列に第１の導電性薄膜１５をさらに形成
する。さらに、ソース配線とショートリングの接続に関
しては非線形素子が抵抗体としての機能を有するように
なったのちは、前記第１の導電性薄膜１５のうちコンタ
クトホール１３が形成されているために露出している領
域を含めてエッチオフすることにより、前記第１の導電
性薄膜１５の一部または全部をエッチオフすることを特
徴としている。
する。図３に示したように、本実施の形態においても実
施の形態１と同じく、透明の絶縁性基板上にゲート配線
２およびショートリング３が形成される。そののち、前
記ゲート配線２とショートリング３とのあいだを接続す
る第１の導電性薄膜４として透明の導電材からなる抵抗
体がショートリング端子３ａ上に形成されている。ここ
で、本実施の形態２においては、ゲート配線とショート
リングとのあいだに第１の導電性薄膜４を形成するとと
もに、ソース配線とショートリングとのあいだには、非
線形素子５に並列に第１の導電性薄膜１５をさらに形成
する。さらに、ソース配線とショートリングの接続に関
しては非線形素子が抵抗体としての機能を有するように
なったのちは、前記第１の導電性薄膜１５のうちコンタ
クトホール１３が形成されているために露出している領
域を含めてエッチオフすることにより、前記第１の導電
性薄膜１５の一部または全部をエッチオフすることを特
徴としている。
【００４１】このようなＴＦＴアレイ基板はつぎのよう
な工程によって製造される。まず、透明の絶縁性基板上
にクロムまたはタンタルなどにより成膜され、パターニ
ングされてゲート配線２およびショートリング３および
ショートリング端子３ａとなる金属薄膜が形成される。
さらに、ＩＴＯなどの透明の導電材により成膜したの
ち、フォトマスクを用いたフォトリソグラフィにより透
明の導電材からなる第１の導電性薄膜４および該第１の
導電性薄膜と同一の第１の導電性薄膜１５を形成する。
つぎに、図４（ａ）に示すように、ゲート絶縁膜６とし
て窒化ケイ素あるいは酸化タンタルからなる膜、ノンド
ープアモルファスシリコン（ｉ−ａ−Ｓｉ）層７、窒化
ケイ素または酸化ケイ素などからなるエッチングストッ
パ絶縁膜１０を順次、ＣＶＤ法またはスパッタ法により
成膜したのち、エッチングストッパ絶縁膜１０をパター
ニングする。
な工程によって製造される。まず、透明の絶縁性基板上
にクロムまたはタンタルなどにより成膜され、パターニ
ングされてゲート配線２およびショートリング３および
ショートリング端子３ａとなる金属薄膜が形成される。
さらに、ＩＴＯなどの透明の導電材により成膜したの
ち、フォトマスクを用いたフォトリソグラフィにより透
明の導電材からなる第１の導電性薄膜４および該第１の
導電性薄膜と同一の第１の導電性薄膜１５を形成する。
つぎに、図４（ａ）に示すように、ゲート絶縁膜６とし
て窒化ケイ素あるいは酸化タンタルからなる膜、ノンド
ープアモルファスシリコン（ｉ−ａ−Ｓｉ）層７、窒化
ケイ素または酸化ケイ素などからなるエッチングストッ
パ絶縁膜１０を順次、ＣＶＤ法またはスパッタ法により
成膜したのち、エッチングストッパ絶縁膜１０をパター
ニングする。
【００４２】つぎに、リンドープアモルファスシリコン
層８を形成する。これによりアレイ基板のソース側とド
レイン側は、リンドープアモルファスシリコン層８を介
して導通させることになる。さらに、ソース配線との導
通をとるためのコンタクトホール１３（図４（ａ）参
照）を形成する。このとき、同時に図３および図４
（ｂ）に示されるコンタクトホール１３を形成する。該
コンタクトホール１３は、第１の導電性薄膜１５上のゲ
ート絶縁膜６の少なくとも一部をエッチングすることに
より形成される。
層８を形成する。これによりアレイ基板のソース側とド
レイン側は、リンドープアモルファスシリコン層８を介
して導通させることになる。さらに、ソース配線との導
通をとるためのコンタクトホール１３（図４（ａ）参
照）を形成する。このとき、同時に図３および図４
（ｂ）に示されるコンタクトホール１３を形成する。該
コンタクトホール１３は、第１の導電性薄膜１５上のゲ
ート絶縁膜６の少なくとも一部をエッチングすることに
より形成される。
【００４３】さらに、スパッタ法または電着法によりソ
ース配線およびソース配線の延長部１ａならびにドレイ
ン電極としての配線すなわちドレイン配線９を形成する
ためのクロムおよびタンタルなどを成膜し、パターニン
グする。さらに、このソース配線の延長部１ａおよびド
レイン配線９をマスクとして、不要なノンドープアモル
ファスシリコン層７およびリンドープアモルファスシリ
コン層８を除去する。
ース配線およびソース配線の延長部１ａならびにドレイ
ン電極としての配線すなわちドレイン配線９を形成する
ためのクロムおよびタンタルなどを成膜し、パターニン
グする。さらに、このソース配線の延長部１ａおよびド
レイン配線９をマスクとして、不要なノンドープアモル
ファスシリコン層７およびリンドープアモルファスシリ
コン層８を除去する。
【００４４】そののち、透明の導電膜を形成し、写真製
版後エッチングにより画素電極１１を形成する。このと
き、先に形成したコンタクトホール１３があるために第
１の導電性薄膜１５の一部または全部がエッチングされ
る（図４（ｂ）参照）。これにより、ソース配線とショ
ートリングの接続に関して第１の導電性薄膜１５は用を
なさなくなる。しかし、この段階では非線形素子５によ
りソース配線とショートリングの接続がなされているの
で静電気の発生に対する対策という点に関しては問題な
い。最後に、窒化ケイ素または酸化ケイ素からなる保護
膜を形成し、マトリクス型アレイ基板が完成する。
版後エッチングにより画素電極１１を形成する。このと
き、先に形成したコンタクトホール１３があるために第
１の導電性薄膜１５の一部または全部がエッチングされ
る（図４（ｂ）参照）。これにより、ソース配線とショ
ートリングの接続に関して第１の導電性薄膜１５は用を
なさなくなる。しかし、この段階では非線形素子５によ
りソース配線とショートリングの接続がなされているの
で静電気の発生に対する対策という点に関しては問題な
い。最後に、窒化ケイ素または酸化ケイ素からなる保護
膜を形成し、マトリクス型アレイ基板が完成する。
【００４５】このようにして形成されたマトリクス型ア
レイ基板においては、アレイ形成工程の途中までは透明
の導電材からなる第１の導電性薄膜１５により、そのの
ちはトランジスタなどの非線形素子５により、ゲート配
線とショートリングとのあいだの接続をとる。このよう
に２段階に接続をとることにより、アレイ形成工程の途
中での静電気対策をとる一方、さらに検査段階では、よ
り高抵抗な非線形素子による接続をとるので、検査の感
度についてもより高いものを提供することが可能とな
る。
レイ基板においては、アレイ形成工程の途中までは透明
の導電材からなる第１の導電性薄膜１５により、そのの
ちはトランジスタなどの非線形素子５により、ゲート配
線とショートリングとのあいだの接続をとる。このよう
に２段階に接続をとることにより、アレイ形成工程の途
中での静電気対策をとる一方、さらに検査段階では、よ
り高抵抗な非線形素子による接続をとるので、検査の感
度についてもより高いものを提供することが可能とな
る。
【００４６】本実施の形態においては、画素電極を形成
する透明の導電材と同じ材料により第１の導電性薄膜１
５を形成したが、この第１の導電性薄膜１５については
ソース配線またはドレイン配線を構成する材質と同一の
ものにより形成することも可能である。
する透明の導電材と同じ材料により第１の導電性薄膜１
５を形成したが、この第１の導電性薄膜１５については
ソース配線またはドレイン配線を構成する材質と同一の
ものにより形成することも可能である。
【００４７】このばあい、第１の導電性薄膜１５はソー
ス配線またはドレイン配線を形成するときのエッチング
によって除去される。しかし、このばあいにおいても第
１の導電性薄膜１５が除去される段階では、非線形素子
５からなる抵抗体が完成しているので静電気の発生に対
する対策という点に関しては問題ない。
ス配線またはドレイン配線を形成するときのエッチング
によって除去される。しかし、このばあいにおいても第
１の導電性薄膜１５が除去される段階では、非線形素子
５からなる抵抗体が完成しているので静電気の発生に対
する対策という点に関しては問題ない。
【００４８】実施の形態３
前記実施の形態１は、ゲート配線とショートリングとの
接続を透明の導電材による十ＫΩ程度の抵抗体により行
う構成であった。この実施の形態１における構成におい
ても検査の感度について実用上問題のないレベルとなる
が、より感度をあげるためにはソース配線へのゲート配
線からのゲート信号のまわりこみを少なくする必要があ
る。
接続を透明の導電材による十ＫΩ程度の抵抗体により行
う構成であった。この実施の形態１における構成におい
ても検査の感度について実用上問題のないレベルとなる
が、より感度をあげるためにはソース配線へのゲート配
線からのゲート信号のまわりこみを少なくする必要があ
る。
【００４９】このようなゲート信号のまわりこみを少な
くする手段として、ソース側のショートリングとゲート
側のショートリングをいったん分離し、さらにその分離
したあいだを、第２の導電性薄膜として、ゲート配線と
ショートリングを接続した透明の導電材と同じ種類の透
明の導電材により数十ＫΩの抵抗体を形成し、その数十
ＫΩの抵抗体を用いて接続する方法が考えられる。その
一例を図５に示す。図５は、本発明の実施の形態３にか
かわるマトリクス型アレイ基板の構成を示す平面説明図
である。図５において、アレイ基板上のその他の構成に
ついては実施の形態１と同様であり、また２０は第２の
導電性薄膜であり、前記透明の導電材からなる抵抗体で
ある。このような第２の導電性薄膜２０による接続によ
り、静電気の発生に対する対策を行う一方、検査の感度
を上げることが可能となる。
くする手段として、ソース側のショートリングとゲート
側のショートリングをいったん分離し、さらにその分離
したあいだを、第２の導電性薄膜として、ゲート配線と
ショートリングを接続した透明の導電材と同じ種類の透
明の導電材により数十ＫΩの抵抗体を形成し、その数十
ＫΩの抵抗体を用いて接続する方法が考えられる。その
一例を図５に示す。図５は、本発明の実施の形態３にか
かわるマトリクス型アレイ基板の構成を示す平面説明図
である。図５において、アレイ基板上のその他の構成に
ついては実施の形態１と同様であり、また２０は第２の
導電性薄膜であり、前記透明の導電材からなる抵抗体で
ある。このような第２の導電性薄膜２０による接続によ
り、静電気の発生に対する対策を行う一方、検査の感度
を上げることが可能となる。
【００５０】実施の形態４
実施の形態３では、ソース側のショートリングとゲート
側のショートリングを第２の導電性薄膜、すなわち透明
の導電材を用いて形成した抵抗体により接続したが、図
６に示すようなＴＦＴのような、前記非線形素子と同一
の非線形素子を用いて接続することも可能である。図６
は、本発明の実施の形態４にかかわるマトリクス型アレ
イ基板の構成を示す平面説明図である。図６において、
アレイ基板上のその他の構成は実施の形態１と同じであ
り、また５は非線形素子である。ソース側のショートリ
ングとゲート側のショートリングとの接線に、このＴＦ
Ｔのような非線形素子５を用いることにより、より高抵
抗でソース側のショートリングおよびゲート側のショー
トリングが接続されるため、ソース配線へのゲート信号
のまわりこみを抑えることが可能となる。これにより、
検査の感度をさらに高めることが可能である。
側のショートリングを第２の導電性薄膜、すなわち透明
の導電材を用いて形成した抵抗体により接続したが、図
６に示すようなＴＦＴのような、前記非線形素子と同一
の非線形素子を用いて接続することも可能である。図６
は、本発明の実施の形態４にかかわるマトリクス型アレ
イ基板の構成を示す平面説明図である。図６において、
アレイ基板上のその他の構成は実施の形態１と同じであ
り、また５は非線形素子である。ソース側のショートリ
ングとゲート側のショートリングとの接線に、このＴＦ
Ｔのような非線形素子５を用いることにより、より高抵
抗でソース側のショートリングおよびゲート側のショー
トリングが接続されるため、ソース配線へのゲート信号
のまわりこみを抑えることが可能となる。これにより、
検査の感度をさらに高めることが可能である。
【００５１】実施の形態５
また、実施の形態２のようにソース配線とショートリン
グとを第１の導電性薄膜および非線形素子の両方を用い
て接続し、非線形素子が抵抗体としての機能を有した時
点で第１の導電性薄膜を除去するばあいにおいて、図８
に示すようにソース側のショートリングとゲート側のシ
ョートリングを非線形素子５で接続する。アレイ基板上
のその他の構成は実施の形態１と同じである。このよう
に非線形素子を接続することにより、ゲート信号のソー
ス配線へのまわりこみはほぼなくすことができ、検査感
度をきわめて高くすることが可能となった。
グとを第１の導電性薄膜および非線形素子の両方を用い
て接続し、非線形素子が抵抗体としての機能を有した時
点で第１の導電性薄膜を除去するばあいにおいて、図８
に示すようにソース側のショートリングとゲート側のシ
ョートリングを非線形素子５で接続する。アレイ基板上
のその他の構成は実施の形態１と同じである。このよう
に非線形素子を接続することにより、ゲート信号のソー
ス配線へのまわりこみはほぼなくすことができ、検査感
度をきわめて高くすることが可能となった。
【００５２】
【発明の効果】以上に説明したように、本発明によれ
ば、透明の導電材を用いてゲート配線を形成したのち直
ちにゲート配線とショートリングを接続する一方、ソー
ス配線とショートリングとのあいだについては非線形素
子を用いて接続することにより、アレイ形成工程の途中
で発生した静電気が原因となる不良発生を抑えることが
可能となった。また、チャージセンシング法などの検査
に対し、充分な感度を与える効果も奏する。さらに、ソ
ース側のショートリングとゲート側のショートリングを
高抵抗体で接続することにより、さらに検査の感度をあ
げることが可能となる。
ば、透明の導電材を用いてゲート配線を形成したのち直
ちにゲート配線とショートリングを接続する一方、ソー
ス配線とショートリングとのあいだについては非線形素
子を用いて接続することにより、アレイ形成工程の途中
で発生した静電気が原因となる不良発生を抑えることが
可能となった。また、チャージセンシング法などの検査
に対し、充分な感度を与える効果も奏する。さらに、ソ
ース側のショートリングとゲート側のショートリングを
高抵抗体で接続することにより、さらに検査の感度をあ
げることが可能となる。
【図１】本発明の一実施の形態にかかわるマトリクス型
アレイ基板の構成を示す平面説明図である。
アレイ基板の構成を示す平面説明図である。
【図２】図１に示したソース配線の延長部における非線
形素子の断面説明図である。
形素子の断面説明図である。
【図３】本発明の他の実施の形態にかかわるマトリクス
型アレイ基板の構成を示す平面説明図である。
型アレイ基板の構成を示す平面説明図である。
【図４】図３に示したソース配線の延長部に接続する非
線形素子を含む部分、第１の導電性薄膜を含む部分、の
それぞれの拡大断面説明図である。
線形素子を含む部分、第１の導電性薄膜を含む部分、の
それぞれの拡大断面説明図である。
【図５】本発明の他の実施の形態にかかわるマトリクス
型アレイ基板の構成を示す平面説明図である。
型アレイ基板の構成を示す平面説明図である。
【図６】本発明の他の実施の形態にかかわるマトリクス
型アレイ基板の構成を示す平面説明図である。
型アレイ基板の構成を示す平面説明図である。
【図７】本発明の他の実施の形態にかかわるマトリクス
型アレイ基板の構成を示す平面説明図である。
型アレイ基板の構成を示す平面説明図である。
【図８】従来のマトリクス型アレイ基板の構成を示す平
面説明図である。
面説明図である。
１ ソース配線
１ａ ソース配線の延長部
２ ゲート配線
３ ショートリング
３ａ ショートリング端子
４ 第１の導電性薄膜
５ 非線形素子
６ ゲート絶縁膜
７ ノンドープアモルファスシリコン層
８ リンドープアモルファスシリコン層
９ ドレイン電極線
１０ エッチングストッパ絶縁膜
１３ コンタクトホール
１５ 第１の導電性薄膜
２０ 第２の導電性薄膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−129188（ＪＰ，Ａ)
特開 平８−22024（ＪＰ，Ａ)
特開 平６−130419（ＪＰ，Ａ)
特開 平６−258668（ＪＰ，Ａ)
特開 昭63−133124（ＪＰ，Ａ)
特開 平８−101397（ＪＰ，Ａ)
特開 平９−265110（ＪＰ，Ａ)
特開 昭60−27154（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/1345
G02F 1/1362
G02F 1/1343
G02F 1/13 101
G09F 9/00 - 9/46
Claims (8)
- 【請求項１】 透明の絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線を覆うゲ
ート絶縁膜と、複数の前記ゲート配線に前記ゲート絶縁
膜を介してそれぞれ交差するように並設された複数のソ
ース配線と、該ソース配線および前記ゲート配線の交差
部にそれぞれ設けられた薄膜トランジスタと、該薄膜ト
ランジスタに接続された透明の導電材からなる画素電極
と、前記ソース配線および前記ゲート配線をそれぞれ並
設した領域の外側部分に前記ソース配線および前記ゲー
ト配線を同電位にすべく設けられたショートリング配線
と、前記ゲート配線と前記ショートリング配線とを接続
するように形成された第１の導電性薄膜と、前記ソース
配線と前記ショートリング配線とを接続するように形成
され、抵抗特性が非線形な半導体素子である非線形素子
と該ショートリング配線が形成される領域の上部を覆う
ノンドープアモルファスシリコン層およびリンドープア
モルファスシリコン層と、該リンドープアモルファスシ
リコン層上に設けられた前記ソース配線の延長部および
ドレイン電極線とからなる、液晶表示装置のマトリクス
型アレイ基板であって、前記ショートリングは前記ゲー
ト配線と同時に形成されたものであり、前記第１の導電
性薄膜は、前記ショートリング配線および前記ゲート配
線を形成した直後の成膜工程で成膜されたものであるこ
とを特徴とする液晶表示装置のマトリクス型アレイ基
板。 - 【請求項２】 前記第１の導電性薄膜が前記画素電極を
形成する透明の導電材からなる請求項１記載の液晶表示
装置のマトリクス型アレイ基板。 - 【請求項３】 前記第１の導電性薄膜と同一の第１の導
電性薄膜を前記非線形素子に並列接続される位置に形成
して前記ソース配線と前記ショートリング配線とを接続
し、前記第１の導電性薄膜の少なくとも一部が前記非線
形成素子形成後の工程で除去されてなる請求項１または
２記載の液晶表示装置のマトリクス型アレイ基板。 - 【請求項４】 前記ゲート配線と接続される側の前記シ
ョートリング配線と、前記ソース配線と接続される側の
前記ショートリング配線とが分離され、そのあいだが第
２の導電性薄膜により接続されてなる請求項１、２また
は３記載の液晶表示装置のマトリクス型アレイ基板。 - 【請求項５】 前記第２の導電性薄膜が前記透明の導電
材からなる請求項４記載の液晶表示装置のマトリクス型
アレイ基板。 - 【請求項６】 前記ゲート配線に接続される側の前記シ
ョートリング配線と、前記ソース配線に接続される側の
ショートリング配線とが分離され、そのあいだが前記非
線形素子と同一の非線形素子により接続されてなる請求
項１、２または３記載の液晶表示装置のマトリクス型ア
レイ基板。 - 【請求項７】 透明の絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線を覆うゲ
ート絶縁膜と、複数の前記ゲート配線に前記ゲート絶縁
膜を介してそれぞれ交差するように並設された複数のソ
ース配線と、該ソース配線および前記ゲート配線の交差
部にそれぞれ設けられた薄膜トランジスタと、該薄膜ト
ランジスタに接続された透明の導電材からなる画素電極
と、前記ソース配線および前記ゲート配線をそれぞれ並
設した領域の外側部分に前記ソース配線および前記ゲー
ト配線を同電位にすべく設けられたショートリング配線
と、前記ショートリング配線および前記ソース配線の延
長部を接続するように形成される第１の導電性薄膜と、
該第１の導電性薄膜に並列に接続される位置に形成さ
れ、かつ前記ショートリング配線および前記ソース配線
を接続するように形成される、抵抗特性が非線形な半導
体素子である非線形素子と、前記第１の導電性薄膜およ
び前記非線形素子を形成する領域を覆うノンドープアモ
ルファスシリコン層、エッチングストッパ絶縁膜および
リンドープアモルファスシリコン層と、該リンドープア
モルファスシリコン層上に設けられた前記ソース配線の
延長部およびドレイン電極線と、前記リンドープアモル
ファスシリコン層、前記ノンドープアモルファスシリコ
ン層および前記ゲート絶縁膜に形成されるコンタクトホ
ールとからなる、液晶表示装置のマトリクス型アレイ基
板の製法であって、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を同時に形成する工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１ の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層、前記エッチングストッパ絶縁膜を順に形成
する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、 前記（ｄ）〜（ｇ）工程のうちいずれかの１つの工程に
おいて、前記ショートリング配線と前記ソース配線の延
長部とを接続する前記第１の導電性薄膜の少なくとも一
部を前記コンタクトホールを介してエッチング除去する
ことを特徴とする液晶表示装置のマトリクス型アレイ基
板の製法。 - 【請求項８】 透明の絶縁性基板と、該絶縁性基板上に
並設された複数のゲート配線と、該ゲート配線を覆うゲ
ート絶縁膜と、複数の前記ゲート配線に前記ゲート絶縁
膜を介してそれぞれ交差するように並設された複数のソ
ース配線と、該ソース配線および前記ゲート配線の交差
部にそれぞれ設けられた薄膜トランジスタと、該薄膜ト
ランジスタに接続された透明の導電材からなる画素電極
と、前記ソース配線および前記ゲート配線をそれぞれ並
設した領域の外側部分に前記ソース配線および前記ゲー
ト配線を同電位にすべく設けられたショートリング配線
と、前記ショートリング配線および前記ソース配線の延
長部を接続するように形成される第１の導電性薄膜と、
該第１の導電性薄膜に並列に接続される位置に形成さ
れ、かつ前記ショートリング配線および前記ソース配線
を接続するように形成される、抵抗特性が非線形な半導
体素子である非線形素子と、前記第１の導電性薄膜およ
び前記非線形素子を形成する領域を覆うノンドープアモ
ルファスシリコン層およびリンドープアモルファスシリ
コン層と、該リンドープアモルファスシリコン層上に設
けられた前記ソース配線の延長部およびドレイン電極線
と、前記リンドープアモルファスシリコン層、前記ノン
ドープアモルファスシリコン層および前記ゲート絶縁膜
に形成されるコンタクトホールとからなる、液晶表示装
置のマトリクス型アレイ基板の製法であって、 （ａ）前記透明の絶縁性基板上に前記ゲート配線および
前記ショートリング配線を形成同時にする工程、 （ｂ）前記ゲート配線および前記ショートリング配線を
形成した直後の成膜工程により、前記ゲート配線の端部
と前記ショーリング配線とを接続する前記第１の導電性
薄膜を形成し、かつ、前記非線形素子と並列に接続され
る位置に形成して前記ソース配線の延長部と前記ショー
トリング配線とを接続するための前記第１の導電性薄膜
を形成する工程、 （ｃ）前記ゲート絶縁膜、前記ノンドープアモルファス
シリコン層を順に形成する工程、 （ｄ）前記リンドープアモルファスシリコン層を形成し
たのち、前記リンドープアモルファスシリコン層、前記
ノンドープアモルファスシリコン層および前記ゲート絶
縁膜を選択的にエッチングして前記コンタクトホールを
形成する工程、 （ｅ）前記ソース配線および前記ソース配線の延長部な
らびに前記ドレイン電極線を形成する工程、 （ｆ）前記ソース配線の延長部および前記ドレイン電極
線をマスクとして前記ノンドープアモルファスシリコン
層の一部、および前記リンドープアモルファスシリコン
層の一部をエッチングして除く工程、および （ｇ）前記画素電極を形成する工程からなり、 前記（ｄ）〜（ｇ）工程のうちいずれかの１つの工程に
おいて、前記ショートリング配線と前記ソース配線の延
長部とを接続する前記第１の導電性薄膜の少なくとも一
部を含めてエッチングして前記コンタクトホールを介し
てエッチング除去することを特徴とする液晶表示装置の
マトリクス型アレイ基板の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19636196A JP3491080B2 (ja) | 1996-07-25 | 1996-07-25 | 液晶表示装置のマトリクス型アレイ基板およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19636196A JP3491080B2 (ja) | 1996-07-25 | 1996-07-25 | 液晶表示装置のマトリクス型アレイ基板およびその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1039329A JPH1039329A (ja) | 1998-02-13 |
| JP3491080B2 true JP3491080B2 (ja) | 2004-01-26 |
Family
ID=16356576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19636196A Expired - Lifetime JP3491080B2 (ja) | 1996-07-25 | 1996-07-25 | 液晶表示装置のマトリクス型アレイ基板およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
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|---|---|---|---|---|
| JP3006584B2 (ja) | 1998-05-14 | 2000-02-07 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| KR100656900B1 (ko) * | 1999-12-13 | 2006-12-15 | 삼성전자주식회사 | 정전기 방전 구조를 가지는 액정 표시 장치용 박막트랜지스터 기판 및 그 제조 방법 |
| KR100738309B1 (ko) * | 2003-01-30 | 2007-07-12 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 디스플레이, 배선 기판 및 그 제조 방법 |
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1996
- 1996-07-25 JP JP19636196A patent/JP3491080B2/ja not_active Expired - Lifetime
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