JPH0659281A - 薄膜トランジスタアレイ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 液晶表示素子の静電気による表示欠陥を確実
に防止して歩留まりを向上させることができ、また製造
が容易な薄膜トランジスタアレイ及びその製造方法を提
供する。 【構成】 互いに交差させて配置した複数のアドレス配
線１２と複数のデータ配線１３の各交差部に、薄膜トラ
ンジスタ１４と、この薄膜トランジスタ１４のソース電
極とドレイン電極の何れか一方に接続された表示電極１
５とがマトリックス状に複数配列され、薄膜トランジス
タ１４のゲート電極にアドレス配線１２が、ソース電極
とドレイン電極の他方にデータ配線１３が夫々接続され
た薄膜トランジスタアレイにおいて、表示電極１５が配
列された表示領域の外側に短絡用配線１８を形成し、こ
の短絡用配線１８と複数のアドレス配線１２と複数のデ
ータ配線１３とが空間電荷制限電流で電圧電流特性が規
定される２端子素子１９で接続される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜トランジスタに接
続された表示電極がマトリックス状に複数配列された液
晶表示素子に用いられる薄膜トランジスタアレイとその
製造方法に関するものである。

【０００２】

【従来の技術】従来、薄膜トランジスタ（以下、ＴＦＴ
と記す）と表示電極とをマトリックス状に配列した薄膜
トランジスタアレイを用いたアクティブマトリックス型
液晶表示素子（以下、ＴＦＴ−ＬＣＤと記す）が用いら
れている。このような従来のＴＦＴ−ＬＣＤとしては、
例えば、特開昭５９−１６６９８４号公報に開示された
液晶表示素子が知られており、そのＴＦＴアレイの等価
回路を図１３に示した。

【０００３】この図１３に示すように、ＴＦＴアレイ
は、透明絶縁性基板１上に行方向と列方向に夫々複数の
アドレス配線２とデータ配線３とが互いに直角に交差す
るように配列され、これらのアドレス配線２とデータ配
線３との交差部に夫々ゲート電極がアドレス配線２と、
ドレイン電極がデータ配線３に接続された薄膜トランジ
スタ４が複数配列され、この薄膜トランジスタ４のソー
ス電極に接続された表示電極５がマトリックス状に複数
配列形成されている。透明絶縁性基板１の外周部には、
その基板１の外周を取り囲むようにショートリング６が
形成されており、このショートリング６に前記複数のデ
ータ配線２及び前記複数のアドレス配線３が夫々接続さ
れている。

【０００４】そして、このＴＦＴアレイは加工が終了し
た後に、対向する電極が形成された図示しない対向基板
と所定の間隙を設けてシール材で接合し、前記基板１を
破線で示した切断線７に沿って切断される。そして、こ
れらの基板間に液晶材料が封入されて液晶表示素子が完
成する。この従来のＴＦＴアレイでは、その製造工程
中、全てのアドレス配線２とデータ配線３とが前記ショ
ートリング６に夫々接続されているため、全てのアドレ
ス配線２とデータ配線３の電位が等しくなり、ＴＦＴア
レイの製造工程中に発生した静電気が電極間で放電する
ことによる絶縁破壊及び短絡等の不良の発生が抑止され
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ＴＦＴアレイを用いた液晶表示装置では、液晶表示装置
の製造工程中でＴＦＴアレイと対向する基板とをシール
材を介して接合した後に、前記ショートリング６を切断
線７に沿って切断除去するため、その後の偏光板貼付
け、駆動回路の接続等の製造工程に発生する静電気によ
り、絶縁破壊、断線、ＴＦＴの特性変化等が発生して液
晶表示素子の表示欠陥となり、歩留まりを低下させると
いった問題があった。

【０００６】本発明は、以上述べたような液晶表示素子
の静電気による表示欠陥を確実に防止して歩留まりを向
上させることができ、また製造が容易な薄膜トランジス
タアレイ及びその製造方法を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために、互いに交差させて配置した複数のアドレ
ス配線と複数のデータ配線の各交差部に、薄膜トランジ
スタと、この薄膜トランジスタのソース電極とドレイン
電極の何れか一方に接続された表示電極とがマトリック
ス状に複数配列され、前記薄膜トランジスタのゲート電
極に前記アドレス配線が、ソース電極とドレイン電極の
他方にデータ配線が夫々接続された薄膜トランジスタア
レイにおいて、前記表示電極が配列された表示領域の外
側に短絡用配線を形成し、この短絡用配線と前記複数の
アドレス配線と前記複数のデータ配線とが空間電荷制限
電流で電圧電流特性が規定される２端子素子で接続した
ことを特徴とするものである。

【０００８】また、透明基板上に、アドレス配線とデー
タ配線との各交差部の夫々の近傍に配列され、ドレイン
電極とソース電極の一方に表示電極が接続された薄膜ト
ランジスタと、この薄膜トランジスタのゲート電極を接
続するアドレス配線と、前記表示電極が配列された領域
の外側に配列された短絡用配線のアドレス配線接続部と
を形成する第１の工程と、前記短絡用配線とアドレス配
線及びデータ配線の交差部の近傍に空間電荷制限電流で
電圧電流特性が規定される２端子素子を形成する第２の
工程と、前記薄膜トランジスタのソース電極とドレイン
電極の他方の電極に接続させたデータ配線と、前記第１
の工程で形成したデータ配線接続部と接続させたデータ
配線と、前記第１の工程で形成したデータ配線接続部と
接続させて短絡用配線のアドレス配線接続部を形成する
と共に、前記第２端子素子の一方の端子を前記短絡用配
線に、他方の端子をアドレス配線又はデータ配線に夫々
接続する第３の工程とを備えたことを特徴とするもので
ある。

【０００９】

【作用】本発明によれば、上記したように、液晶ディス
プレイの製造工程中の前記ショートリングを切断除去す
る工程の後も、液晶ディスプレイの表示領域の外側を囲
むように形成された短絡用配線と、前記複数のアドレス
配線及び前記複数のデータ配線とが、空間電荷制限電流
（Ｓｐａｃｅ Ｃｈａｒｇｅ ＬｉｍｉｔｅｄＣｕｒｒ
ｅｎｔ）で電圧電流特性が規定される２端子素子（以
下、ＳＣＬＣ素子という）で接続されており、この２端
子素子は非線形な電圧電流特性を持ち、通常の駆動電圧
では素子抵抗が充分高く、静電気により高電圧が印加さ
れた時には、大きな電流が流れて実質的な短絡状態にな
るので、前記ショートリングを切断除去した後のＴＦＴ
アレイに静電気による欠陥が発生することを防止でき
る。

【００１０】また、本発明によれば、基板上にＴＦＴア
レイを形成する工程中で、パターニング用のマスク及び
工程を増やすことなく、非線形な電圧電流特性を持つ前
記ＳＣＬＣ素子を形成することができる。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例を
示すＴＦＴアレイの概略構成を示す等価回路図であり、
この図１において、ＴＦＴアレイは、基板１１上に行方
向に延出された複数のアドレス配線１２と、列方向に延
出された複数のデータ配線１３とが互いに絶縁されて交
差するように配置され、これらの複数のアドレス配線１
２と複数のデータ配線１３との各交差部に、これらの配
線に接続されたＴＦＴ１４と、このＴＦＴ１４のそれぞ
れに接続された表示電極１５とが設けられ、これらの表
示電極１５が行及び列方向に複数配列されて表示領域が
形成されている。

【００１２】基板１１の外周縁には導電膜からなるショ
ートリング１６が形成されており、前記複数のアドレス
配線１２と複数のデータ配線１３とはそれぞれ前記表示
領域から延出されて前記ショートリング１６に接続され
ている。このショートリング１６は、ＴＦＴアレイの製
造工程の終了後、或いは液晶セルを形成する工程中にお
いてこのＴＦＴアレイに対向する基板を接合した後に、
図１の破線１７で示した切断線に沿って切断して除去さ
れる。

【００１３】前記表示領域の外側近傍であって、前記切
断線１７の内側には、その表示領域を取り囲む短絡用配
線１８が前記アドレス配線１２及びデータ配線１３と絶
縁されて交差するように形成され、この短絡用配線１８
の前記アドレス配線１２にほぼ平行に設けられるデータ
配線接続部１８ａは前記基板１１面上に形成され、前記
短絡用配線１８の前記データ配線１３とほぼ平行に設け
られるアドレス配線接続部１８ｂは後述するゲート絶縁
膜４２上に形成されている。そして、この短絡用配線１
８と前記アドレス配線１２及びデータ配線１３とは、空
間電荷制限電流（Ｓｐａｃｅ Ｃｈａｒｇｅ Ｌｉｍｉ
ｔｅｄ Ｃｕｒｒｅｎｔ）で電圧電流特性が規定され、
非線形な電圧電流特性を持つ２端子素子（ＳＣＬＣ素
子）１９でそれぞれ接続されている。

【００１４】このＴＦＴアレイの前記アドレス配線１２
とデータ配線１３との交差部に配置されたＴＦＴ１４と
表示電極１５との構造を図２及び図３に示す。これらの
図で示されるように、アドレス配線１２とデータ配線１
３とは後述するゲート絶縁膜４２と交差部絶縁膜２１を
介して互いに交差して形成され、この交差部には前記ア
ドレス配線１２にゲート電極４１が、前記データ配線１
３にドレイン電極４６がそれぞれ接続されたＴＦＴ１４
が形成されており、そしてこのＴＦＴ１４のソース電極
４８は表示電極１５に接続されている。

【００１５】前記ＴＦＴ１４は、以下のように構成され
ている。基板１１上に前記アドレス配線１２から突出し
た形状のゲート電極４１と、このゲート電極４１を覆う
ゲート絶縁膜４２が形成されている。このゲート絶縁膜
４２の前記ゲート電極４１に対応する位置には、アモル
ファスシリコンからなる半導体膜４３が形成され、素子
領域が形成されている。半導体膜４３のチャンネル部に
は、窒化シリコンからなるブロッキング層４４が形成さ
れ、前記半導体膜４３の一方の側には不純物がドープさ
れた半導体からなるオーミック接合層４５を介してドレ
イン電極４６が形成され、このドレイン電極４６はデー
タ配線１３に接続している。前記半導体膜４３の他方の
側には、不純物がドープされた半導体からなるオーミッ
ク接合層４７を介してソース電極４８が形成され、この
ソース電極４８は透明導電膜からなる表示電極１５に接
続されている。そして更に、前記ＴＦＴ１４の上には、
保護膜４９が形成されている。

【００１６】アドレス配線１２とデータ配線１３とにそ
れぞれ交差させて配置した短絡用配線１８と、この短絡
用配線１８と前記アドレス配線１２及びデータ配線１３
との間に接続されるＳＣＬＣ素子１９は、図４及び図５
に示すように構成されている。すなわち、基板１１上に
形成されたアドレス配線１２を覆うゲート絶縁膜４２の
上に島状の半導体膜９１が形成され、この半導体膜９１
上には２つの電極を分離し、前記半導体膜９１を保護す
るための半導体保護層９２が形成され、この半導体保護
層９２を挟んだ半導体膜９１の両側には、それぞれ不純
物がドープされた半導体からなるオーミック接合層９
３，９５を介して電極９４，９６が形成されている。そ
して、一方の電極９４はゲート絶縁膜４２に設けたコン
タクト穴４２ａを通して前記アドレス配線１２に接続導
体９７により又は直接的にデータ配線１３に接続され、
他方の電極９６は直接又はゲート絶縁膜４２に設けたコ
ンタクト穴４２ｂ（図９参照）を通して前記短絡用配線
１８に接続導体で接続され、これらの２端子素子領域は
保護膜４９で覆われている。

【００１７】上述した図４及び図５に示すＳＣＬＣ素子
１９は、両電極９４，９６間に印加される電圧が高くな
るのに伴って、アモルファスシリコン中に注入された過
剰な電子が、アモルファスシリコンのバンドギャップ中
にある局在準位にトラップされて空間電荷を形成する。
その結果、フェルミレベルが伝導体側に変位するため、
伝導電子密度が増大し、電流は電圧に比例せず、急激に
増大する。このような電流を空間電荷制限電流と呼び、
アモルファスシリコンのような局在準位を有する半導体
では図６に示すように、非線形性の大きな電圧電流特性
を示す。

【００１８】本実施例では、表示領域の外側近傍であっ
て前記切断線の内側には、その表示領域を取り囲む短絡
用配線１８が、前記アドレス配線１２及びデータ配線１
３と絶縁されて交差するように形成されており、この短
絡用配線１８と前記アドレス配線１２及びデータ配線１
３とは、前述した非線形性の大きな電圧電流特性を持つ
ＳＣＬＣ素子１９でそれぞれ接続されているから、ＴＦ
Ｔアレイの製造工程後、あるいは液晶セルの製造工程中
において、このＴＦＴアレイに対向する基板を接合した
後に前記ショートリング１６を前記切断線１７に沿って
切断除去した後に、アドレス配線１２又はデータ配線１
３の何れかあるいは双方に静電気による高電圧が印加さ
れた場合、前記ＳＣＬＣ素子１９を通して大きな電流が
流れて、アドレス配線１２とデータ配線１３とが同電位
に保たれる。従って、前記ショートリング１６を切断除
去した後に静電気による高電圧がアドレス配線１２又は
データ配線１３に印加されても、これらの配線１２，１
３間及びＴＦＴ１４のゲート電極４１とドレイン電極４
６間の絶縁の劣化または絶縁破壊、またはＴＦＴの閾値
変動が生じることがない。

【００１９】そして、このＴＦＴアレイを用いた液晶デ
ィスプレイは、通常２５Ｖ程度の電圧で駆動されるた
め、図６に示すように、この電圧領域での前記ＳＣＬＣ
素子１９の抵抗は充分高く、アドレス配線１２間、デー
タ配線１３間、及びアドレス配線１２とデータ配線１３
間に流れる漏れ電流は略１０^-10 Ａオーダの微小電流で
あるので、各表示電極１５に印加するデータ信号には何
ら影響を与えることがなく、鮮明な画像を表示すること
ができ、また、ショートリング１６を切除した後に、配
線の断線及びショートの電気的な検査、及び各ＴＦＴの
特性等を電気的に測定することもできる。

【００２０】以下に上述したＴＦＴアレイの製造方法に
ついて、図７及至図９を参照して説明する。図７はＴＦ
Ｔ部分の製造工程を、図８はＳＣＬＣ素子部分の製造工
程を、図９はアドレス配線１２と上層に形成されるデー
タ配線接続部１８ａの交差部及び短絡用配線１８の上層
と下層に形成されるデータ配線接続部１８ａとアドレス
配線接続部１８ｂの接合部１８ｃの製造工程を、夫々工
程順に示している。

【００２１】まず、ガラス等の透明な絶縁性基板１１の
上にＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｗ等の金属又は合金薄膜
をスパッタ法により堆積し、選択エッチングを行って図
７（Ａ）に示すゲート電極４１、図８（Ａ）及び図９
（Ａ）に示すアドレス配線１２、及び図９に示す前記ア
ドレス配線１２と平行に配設される下層のデータ配線接
続部１８ａ（以下、下層短絡用配線という）とを形成す
る。また、この工程において、図１で示した基板１１の
外周部のショートリング１６も同時に形成する。

【００２２】次に、前記ゲート電極４１等が形成された
基板１１上にプラズマＣＶＤ法により、ゲート絶縁膜４
２となるシリコン窒化膜と、半導体膜４３となるアモル
ファスシリコン膜４３ａと、ブロッキング層４４となる
シリコン窒化膜との３層の薄膜を連続的に堆積し、最上
層のシリコン窒化膜の図７（Ｂ）に示すＴＦＴ１４のチ
ャンネル部に対応する部分と、図８（Ｂ）に示すＳＣＬ
Ｃ素子１９の半導体保護層９２に対応する部分と、及び
図９（Ｂ）に示すアドレス配線１２と後述する上層短絡
用配線１８ｂとの交差部に対応する部分以外の不要部分
をエッチング除去し、夫々の部分にブロッキング層４
４、半導体保護層９２、及び配線間絶縁膜２１を夫々形
成する。

【００２３】前記基板１１上の前記ブロッキング層４４
等が形成されたアモルファスシリコン膜の上方全面に、
プラズマＣＶＤ法によりオーミック接合層４５，４７，
９３，９５となる不純物を添加したアモルファスシリコ
ン層を形成すると共に、連続してスパッタ法によりＣｒ
等の金属薄膜を順次堆積する。その後、ＴＦＴ１４の素
子領域及びＳＣＬＣ素子１９の素子領域以外の部分の前
記金属薄膜、前記不純物を添加したアモルファスシリコ
ン層、及びアモルファスシリコン膜とを連続してエッチ
ング除去すると共に、前記ＴＦＴのブロッキング層４４
上及び前記半導体保護層９２上の前記金属薄膜と前記不
純物が添加されたアモルファスシリコン層をエッチング
除去して、図７（Ｃ）及び図８（Ｃ）に示すように、Ｔ
ＦＴ１４のソース電極４８とドレイン電極４６、及びＳ
ＣＬＣ素子１９の２つの電極９４，９６とがそれぞれ形
成され、また、図９（Ｃ）に示すようにアドレス配線１
２と上層短絡用配線１８ｂの交差部を除いてアモルファ
スシリコン膜４３ａが除去される。

【００２４】次に、基板１１上のＴＦＴ１４、ＳＣＬＣ
素子１９及びゲート絶縁膜４２上にＩＴＯ等の透明導電
性薄膜を堆積し、この透明導電性薄膜をエッチングして
図７（Ｄ）に示すように前記ＴＦＴ１４のソース電極４
８に接続された表示電極１５を形成し、続けて前記アド
レス配線１２を駆動回路に接続するための図示しない前
記アドレス配線の端子上のシリコン窒化膜、図８（Ｄ）
に示すようにアドレス配線１２上のシリコン窒化膜にコ
ンタクト穴４２ａ、及び図９（Ｄ）に示すように下層短
絡用配線１８ａ上のシリコン窒化膜にコンタクト穴４２
ｂを形成する。

【００２５】その後、ＴＦＴの上方にスパッタ法によ
り、Ａｌ，Ｔｉ，Ｍｏ，Ｃｒ等の金属又は合金薄膜、或
いはそれらの金属膜の複数膜からなる積層膜を堆積し、
エッチングして図７（Ｅ）に示すデータ配線１３と図８
（Ｅ）に示すアドレス配線１２とＳＣＬＣ素子１９とを
接続する接続導体９７と、図８（Ｅ）及び図９（Ｅ）に
示す短絡用配線１８のデータ配線１３と平行に配設され
る上層の短絡用配線部（以下、上層短絡用配線という）
１８ｂとを形成する。

【００２６】この工程により、ＴＦＴ１４は、ドレイン
電極４６がデータ配線１３に接続され、そのデータ配線
１３は、下層短絡用配線１８ａと交差する部分でＳＣＬ
Ｃ素子１９の一方の電極に接続され、他方の電極は下層
短絡用配線１８ａに接続される。また、アドレス配線１
２と上層短絡用配線１８ｂとの交差部に配置されたＳＣ
ＬＣ素子１９は、その一方の電極が上層短絡用配線１８
ｂに接続される。更に、上層短絡用配線１８ｂは下層短
絡用配線１８ａ上のシリコン窒化膜に形成されたコンタ
クト穴４２ｂを通じてこの下層短絡用配線１８ａに接続
され、アドレス配線１２とはゲート絶縁膜４２を形成す
るためのシリコン窒化膜、アモルファスシリコン膜４３
ａ、及びＴＦＴ１４のブロッキング層４４を形成するた
めのシリコン窒化膜とにより絶縁されている。

【００２７】最後に、プラズマＣＶＤ法により保護膜４
９となるシリコン窒化膜を基板上の全面に堆積した後エ
ッチングすることにより、図３及び図５に示すように、
駆動回路に接続するためにアドレス配線１２及びデータ
配線１３の端部に形成された端子部、及び表示電極１５
上の画素領域５０に対応する部分の前記シリコン窒化膜
を除去して保護膜４９が形成される。

【００２８】上述したように、この実施例のＴＦＴアレ
イは、基板上に形成されるＴＦＴ１４とこのＴＦＴ１４
を接続するアドレス配線１２、データ配線１３、及びこ
れらの配線間を接続するＳＣＬＣ素子１９とが、ＴＦＴ
１４を形成する工程中に何ら特別な膜を形成することな
く、ＴＦＴ１４を形成するための薄膜とそのエッチング
工程により順次形成される。従って、ＳＣＬＣ素子１９
を形成するための工程が増加することなく、ＳＣＬＣ素
子１９を備えたＴＦＴアレイを容易に製造することがで
きる。

【００２９】なお、上述した実施例では、ゲート電極４
１及びアドレス配線１２を、Ｃｒ，Ａｌ，Ｔａ，Ｔｉ，
Ｗ等の金属又は合金膜で形成した場合について述べた
が、このゲート電極４１及びアドレス配線１２はこれに
限ることなく、前記金属等の複数を順次堆積させて形成
した積層膜を用いてもよく、また、これらのゲート電極
４１及びアドレス配線１２の絶縁性を向上させるため
に、表面を部分的に、あるいは全面を陽極酸化、熱酸化
等によって酸化しても良い。

【００３０】また、本発明は、図１０及び図１１に示し
たように、ブロッキング層４４及び半導体保護膜９２の
ない構造のＴＦＴ及びＳＣＬＣ素子が配設されたＴＦＴ
アレイについても適用することができる。以下に図１０
及び図１１を参照して第２実施例を説明する。なお、前
述した第１実施例と同じ部材には同一の符号を付して説
明を省略する。

【００３１】第２実施例におけるＴＦＴの断面構造を図
１０に、ＳＣＬＣ素子の断面構造を図１１に夫々示す。
図１０において、ＴＦＴ２４はゲート絶縁膜４２を介し
てゲート電極４１を覆うように形成された半導体膜４３
の上にオーミック接合層４５，４７を介して金属膜が形
成され、このオーミック接合層４５，４７と金属膜とに
より、ドレイン電極４６及びソース電極４８が形成さ
れ、これらのソース電極４８とドレイン電極４６間の半
導体膜４３にチャンネル部が形成されている。そして前
記ソース電極４８には透明導電膜からなる表示電極１５
が接続され、ドレイン電極４６にはデータ配線１３が接
続されている。

【００３２】図１１において、ＳＣＬＣ素子２９は、Ｔ
ＦＴ２４のゲート絶縁膜４２となるシリコン窒化膜の上
に半導体膜９１が形成され、その両端にオーミック接合
層９３，９５を介して金属膜が積層され、２つの電極９
４，９６を形成している。このＳＣＬＣ素子２９の一方
の電極９６は上層短絡用配線１８ｂに接続され、他方の
電極９４はアドレス配線１２に接続されている。

【００３３】この第２実施例では、上述したＴＦＴ２
４、ＳＣＬＣ素子２９は、データ配線１２、アドレス配
線１３、及び短絡用配線１８との各配列及び接続構造
は、第１実施例と同様に形成されている。そして、この
第２実施例のＴＦＴアレイは、図１０，図１１に示した
構造のＴＦＴ２４及びＳＣＬＣ素子２９を形成する工程
で、前述した第１実施例と同様にして形成される。即
ち、第２実施例のＴＦＴ２４及びＳＣＬＣ素子２９は、
図７（ａ）、図８（ａ）及び図９（ａ）に示すように、
基板上にゲート電極４１、アドレス配線１２、及び下層
短絡用配線１８ａを形成した後、その基板上にゲート絶
縁膜４２となるシリコン窒化膜と半導体膜４３となるア
モルファスシリコン膜、オーミック接合層４５，４７，
９３，９５となる不純物が添加されたアモルファスシリ
コン層、及び金属膜を連続成膜し、これらの積層膜を連
続してエッチングすることにより、ＴＦＴ及びＳＣＬＣ
素子領域を形成し、更にＴＦＴ２４のチャンネル部に相
当する部分と、ＳＣＬＣ素子２９の電極間に相当する部
分の前記金属膜及び不純物が添加されたアモルファスシ
リコン層をエッチング除去して前記ＴＦＴ２４、ＳＣＬ
Ｃ素子２９が形成される。

【００３４】この第２実施例においても、第１実施例と
同様に、アドレス配線１２とデータ配線１３とをＳＣＬ
Ｃ素子２９で接続しているので、アドレス配線１２又
は、データ配線１３の何れかあるいは双方に静電気によ
る高電圧が印加された場合、前記ＳＣＬＣ素子２９を通
して大きな電流が流れて、アドレス配線１２とデータ配
線１３とが導電位に保たれる。したがって、前記ショー
トリングを切断除去した後に静電気による高電圧がアド
レス配線又はデータ配線に印加されても、これらの配線
１２，１３間及びＴＦＴ２４のゲート電極４１とドレイ
ン電極４６間の絶縁の劣化または絶縁破壊が生じること
がない。また、この実施例のＴＦＴアレイは、ＴＦＴ２
４を形成するための薄膜とそのエッチング工程により順
次形成されるので、工程を増加させることなく、ＳＣＬ
Ｃ素子２９を備えたＴＦＴアレイを容易に製造すること
ができる。

【００３５】以下に第３実施例について、図１２を参照
して説明する。第３実施例は、前述したＳＣＬＣ素子１
９をアドレス配線１２及びデータ配線１３と短絡用配線
１８間に複数接続した実施例である。図１２において、
ＳＣＬＣ素子１９はアドレス配線１２との間に並列に２
つ接続され、またデータ配線１３との間にも並列に２つ
接続されている。

【００３６】この第３実施例によれば、ＳＣＬＣ素子１
９が導通した時、このＳＣＬＣ素子１９の並列回路の通
電能力が倍になり、静電気に対する保護効果を向上させ
ることができる。本発明は、上述した第３の実施例のよ
うにＳＣＬＣ素子１９を２つ並列接続する場合に限るこ
となく、複数個並列に接続してもよい。

【００３７】また、本発明は、第３の実施例に限ること
なく、図示しないが、ＳＣＬＣ素子１９をアドレス配線
１２との間に直列に２つまたは複数個接続し、また、デ
ータ配線１３との間にも直列に２つまたは複数個接続さ
れるようにしてもよい。この場合、ＳＣＬＣ素子１９の
直列回路のオフ抵抗が高くなり、アドレス配線１２、デ
ータ配線１３それぞれ相互間に流れる漏れ電流、及びア
ドレス配線１２とデータ配線１３間に流れる漏れ電流を
抑制することができる。そして、詳述したように、ＳＣ
ＬＣ素子１９を複数接続させてＴＦＴアレイを形成する
場合であっても、前述した第１実施例と同様にして、基
板上にＴＦＴアレイを形成する工程中で、特別な膜を形
成することも、また特別なエッチング工程を経ることな
く、複数のＳＣＬＣ素子１９をアドレス配線１２とデー
タ配線１３とに接続させて形成することができる。

【００３８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。

【００３９】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、液晶ディスプレイの表示領域の外側にこの表示
領域を囲むように短絡用配線１８が形成され、この短絡
用配線１８と前記複数のアドレス配線１２及び前記複数
のデータ配線１３とが、非線形な電圧電流特性を持つＳ
ＣＬＣ素子１９でそれぞれ接続されているので、ショー
トリング１６を切断除去した後のＴＦＴアレイにアドレ
ス配線１２と前記データ配線１３のいずれかに静電気に
よる高電圧が印加されたときには大きな電流が流れて実
質的な短絡状態になって同一電位になり、両配線間の絶
縁破壊及びゲート電極４１とドレイン電極４６間等の絶
縁不良によるＴＦＴ特性の劣化等の欠陥の発生を防止す
ることができる。

【００４０】しかも通常の駆動電圧では素子抵抗が充分
高く、アドレス配線間、データ配線間及びアドレス配線
とデータ配線間に流れる漏れ電流は微小電流であるの
で、各表示電極１５に印加するデータ信号には何ら影響
を与えることがなく、鮮明な画像を表示することができ
る。また、基板上にＴＦＴ１４を形成する工程中で、パ
ターニング用のマスク及び工程を増やすことなく、非線
形な電圧電流特性を持つ前記ＳＣＬＣ素子１９を形成す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すＴＦＴアレイの等
価回路図である。

【図２】図１のＴＦＴアレイにおける画素部分を拡大し
て示す平面図である。

【図３】図２のＴＦＴ構造をＡ−Ａ線で切断して示す断
面図である。

【図４】図１のＴＦＴアレイにおけるＳＣＬＣ素子部分
を拡大して示す平面図である。

【図５】図４のＳＣＬＣ素子構造をＢ−Ｂ線で切断して
示す断面図である。

【図６】本発明のＴＦＴアレイに用いられるＳＣＬＣ素
子の電圧電流特性の一例を示す図である。

【図７】図１に示した第１実施例のＴＦＴアレイにおけ
るＴＦＴ部分の製造工程図で、（Ａ）及至（Ｅ）はそれ
ぞれ各製造工程を示す断面図である。

【図８】図１に示した第１実施例のＴＦＴアレイにおけ
るＳＣＬＣ素子部分の製造工程図で、（Ａ）及至（Ｅ）
はそれぞれ各製造工程を示す断面図である。

【図９】図１に示した第１実施例のＴＦＴアレイにおけ
るアドレス配線と上層短絡用配線との交差部及び上層短
絡用配線と下層短絡用配線との接続部分の製造工程図
で、（Ａ）及至（Ｅ）はそれぞれ上層短絡用配線に沿っ
たＣ−Ｃ線で切断して各製造工程を示す断面図である。

【図１０】本発明の第２実施例におけるＴＦＴアレイに
用いられるＴＦＴ部分の構造を示す断面図である。

【図１１】本発明の第２実施例におけるＴＦＴアレイに
用いられるＳＣＬＣ素子部分の構造を示す断面図であ
る。

【図１２】本発明の第３実施例を示すＴＦＴアレイの等
価回路図である。

【図１３】従来のＴＦＴアレイを示す等価回路図であ
る。

【符号の説明】

１１ 基板 １２ アドレス配線 １３ データ配線 １４，２４ ＴＦＴ １５ 表示電極 １６ ショートリング １８ 短絡用配線 １８ａ データ配線接続部（下層短絡用配線） １８ｂ アドレス配線接続部（上層短絡用配線） １８ｃ 接合部 １９，２９ ２端子素子（ＳＣＬＣ素子） ２１ 交差部絶縁膜（配線間絶縁膜） ４１ ゲート電極 ４２ ゲート絶縁膜 ４２ａ，４２ｂ コンタクト穴 ４３，９１ 半導体膜 ４３ａ アモルファスシリコン膜 ４４ ブロッキング層 ４５，４７，９３，９５ オーミック接合層 ４６ ドレイン電極 ４８ ソース電極 ４９ 保護膜 ５０ 画素領域 ９２ 半導体保護層 ９４，９６ 電極 ９７ 接続導体

フロントページの続き (72)発明者 沖本 浩之 東京都八王子市石川町2951−５ カシオ計 算機株式会社八王子研究所内 (72)発明者 野本 勉 東京都八王子市石川町2951−５ カシオ計 算機株式会社八王子研究所内 (72)発明者 佐藤 俊一 東京都八王子市石川町2951−５ カシオ計 算機株式会社八王子研究所内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 互いに交差させて配置した複数のアドレ
   ス配線と複数のデータ配線の各交差部に、薄膜トランジ
   スタと該薄膜トランジスタのソース電極とドレイン電極
   との何れか一方に接続された表示電極とがマトリックス
   状に複数配列され、前記薄膜トランジスタのゲート電極
   に前記アドレス配線が、ソース電極とドレイン電極の他
   方にデータ配線が夫々接続された薄膜トランジスタアレ
   イにおいて、 前記表示電極が配列された表示領域の外側に短絡用配線
   を形成し該短絡用配線と前記複数のアドレス配線と前記
   複数のデータ配線とが空間電荷制限電流で電圧電流特性
   が規定される２端子素子で接続されていることを特徴と
   する薄膜トランジスタアレイ。
2. 【請求項２】 ２端子素子は島状に形成された半導体膜
   及びその両端に形成されたオーミック接合層と該オーミ
   ック接合層に接続された電極とからなることを特徴とす
   る請求項１記載の薄膜トランジスタアレイ。
3. 【請求項３】 互いに交差させて配置した複数のアドレ
   ス配線と複数のデータ配線の各交差部に、ゲート電極が
   前記アドレス配線と、ソース電極とドレイン電極の何れ
   か一方が、前記データ配線と夫々接続された薄膜トラン
   ジスタと、該薄膜トランジスタのソース電極とドレイン
   電極の他方に接続された表示電極とがマトリックス状に
   複数配列された薄膜トランジスタアレイの製造方法にお
   いて、（ａ）透明基板上に、アドレス配線とデータ配線
   との交差部の夫々の近傍に配列され、ドレイン電極とソ
   ース電極の一方に表示電極が接続された薄膜トランジス
   タと、該薄膜トランジスタのゲート電極を接続するアド
   レス配線と、前記表示電極が配列された領域の外側に配
   列された短絡用配線のアドレス配線接続部とを形成する
   第１の工程と、（ｂ）前記短絡用配線とアドレス配線及
   びデータ配線の交差部の近傍に空間電荷制限電流で電圧
   電流特性が規定される２端子素子を形成する第２の工程
   と、（ｃ）前記薄膜トランジスタのソース電極とドレイ
   ン電極の他方の電極に接続させたデータ配線と、前記第
   １の工程で形成したデータ配線接続部と接続させて短絡
   用配線のアドレス配線接続部を形成すると共に、前記第
   ２端子素子の一方の端子を前記短絡用配線に、他方の端
   子をアドレス配線又はデータ配線に夫々接続する第３の
   工程とを備えたことを特徴とする薄膜トランジスタアレ
   イの製造方法。
4. 【請求項４】 ２端子素子は、薄膜トランジスタのゲー
   ト絶縁層の上に形成されていることを特徴とする請求項
   ３記載の薄膜トランジスタアレイの製造方法。
5. 【請求項５】 薄膜トランジスタと２端子素子を形成す
   る工程は、薄膜トランジスタのゲート絶縁層を形成した
   後、該ゲート絶縁層上に薄膜トランジスタ用の半導体膜
   と、２端子素子用の半導体膜とを形成する工程と、該半
   導体膜の両端にオーミック接合層及び電極を夫々積層す
   る工程とを備えていることを特徴とする請求項３記載の
   薄膜トランジスタアレイの製造方法。