JPH0827597B2 - アクテイブマトリクス型表示装置 - Google Patents
アクテイブマトリクス型表示装置Info
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- JPH0827597B2 JPH0827597B2 JP61230664A JP23066486A JPH0827597B2 JP H0827597 B2 JPH0827597 B2 JP H0827597B2 JP 61230664 A JP61230664 A JP 61230664A JP 23066486 A JP23066486 A JP 23066486A JP H0827597 B2 JPH0827597 B2 JP H0827597B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、静電気対策を施したアクティブマトリクス
型表示装置に関する。
型表示装置に関する。
（従来の技術） 近年、平面型表示装置の大容量化，大面積化が著しく
進んでいる。その方式は、液晶を用いたもの、エレクト
ロルミネセンスを用いたもの、プラズマや用いたもの
等、様々である。大容量の平面型表示装置は、複数の行
線とこれと交差する複数の列線、およびこれらの交点位
置にスイッチング素子を設けたアクティブマトリクス基
板を用いたものが一般的である。
進んでいる。その方式は、液晶を用いたもの、エレクト
ロルミネセンスを用いたもの、プラズマや用いたもの
等、様々である。大容量の平面型表示装置は、複数の行
線とこれと交差する複数の列線、およびこれらの交点位
置にスイッチング素子を設けたアクティブマトリクス基
板を用いたものが一般的である。
第７図は従来より用いられているアクティブマトリク
ス型表示装置の構成を概略的に示す。A1,A2,…が行線で
あり、S1,S2,…が列線であって、これらの各交点位置に
スイッチング素子C11,C12,…が設けられている。スイッ
チング素子が行線と列線により選択されて各画素位置の
表示セルの駆動が行われ、所望の画像表示が実現され
る。
ス型表示装置の構成を概略的に示す。A1,A2,…が行線で
あり、S1,S2,…が列線であって、これらの各交点位置に
スイッチング素子C11,C12,…が設けられている。スイッ
チング素子が行線と列線により選択されて各画素位置の
表示セルの駆動が行われ、所望の画像表示が実現され
る。
第８図はこの様なアクティブマトリクス型表示装置の
一例である液晶表示装置について、スイッチング素子と
して薄膜トランジスタ（TFT）を用いた場合の一画素部
分の等価回路を示している。31が薄膜トランジスタ、32
が液晶表示セルである。薄膜トランジスタ31のゲートは
行線Ａに接続され、ドレインは列線Ｓに接続されてお
り、行線Ａで選ばれたタイミングで列線Ｓの画像信号が
薄膜トランジスタ31を通ってそのソースに接続された表
示電極に伝達され、これにより液晶表示セル32が駆動さ
れるようになっている。
一例である液晶表示装置について、スイッチング素子と
して薄膜トランジスタ（TFT）を用いた場合の一画素部
分の等価回路を示している。31が薄膜トランジスタ、32
が液晶表示セルである。薄膜トランジスタ31のゲートは
行線Ａに接続され、ドレインは列線Ｓに接続されてお
り、行線Ａで選ばれたタイミングで列線Ｓの画像信号が
薄膜トランジスタ31を通ってそのソースに接続された表
示電極に伝達され、これにより液晶表示セル32が駆動さ
れるようになっている。
ところで、この様アクティブマトリクス基板に用いら
れる薄膜トランジスタ等のスイッチング素子は、一般に
静電気に弱く、製造，組立て工程中静電気により接続さ
れる虞れが大きい。このため従来は、第７図に示すよう
に基板外周に短絡線GLを巡らして、行線Ａおよび列線Ｓ
をこの短絡線GLに全て短絡した状態で製造，組立てを行
うのが一般的であった。そして組立てが終了した後、最
終的には破線で示す切断線E1〜E4で基板を切断して各行
線Ａおよび列線Ｓを分離して、外部回路との接続を行
う。
れる薄膜トランジスタ等のスイッチング素子は、一般に
静電気に弱く、製造，組立て工程中静電気により接続さ
れる虞れが大きい。このため従来は、第７図に示すよう
に基板外周に短絡線GLを巡らして、行線Ａおよび列線Ｓ
をこの短絡線GLに全て短絡した状態で製造，組立てを行
うのが一般的であった。そして組立てが終了した後、最
終的には破線で示す切断線E1〜E4で基板を切断して各行
線Ａおよび列線Ｓを分離して、外部回路との接続を行
う。
この様な方法により、スイッチング素子の静電気破壊
を大幅に減少できるが、皆無にすることはできなかっ
た。その理由は、切断線E1〜E4に沿って基板を切断した
後、周辺駆動回路とこの表示装置基板を接続する際の工
程での静電気による破壊があり、またダイヤモンド・ブ
レードなどを用いた基板切断の際には大量の静電気が発
生し、これが破壊の原因になるからである。
を大幅に減少できるが、皆無にすることはできなかっ
た。その理由は、切断線E1〜E4に沿って基板を切断した
後、周辺駆動回路とこの表示装置基板を接続する際の工
程での静電気による破壊があり、またダイヤモンド・ブ
レードなどを用いた基板切断の際には大量の静電気が発
生し、これが破壊の原因になるからである。
（発明が解決しようとする問題点） 以上のように従来のアクティブマトリクス表示装置で
の静電気対策は、静電気対策用の短絡線を切離す際また
はその後の静電気に対して不十分であった。
の静電気対策は、静電気対策用の短絡線を切離す際また
はその後の静電気に対して不十分であった。
本発明は、この様な問題を解決したアクティブマトリ
クス型表示装置を提供することを目的とする。
クス型表示装置を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明にかかるアクティブマトリクス型表示装置は、
アクティブマトリクス基板外周部に設ける静電気対策用
の短絡線を、組立て終了後もそのまま残しておく。この
場合、短絡線がアクティブマトリクス基板の通常動作の
妨げにならないように、行線および列線と短絡線の間に
はインピーダンス素子を介在させる。
アクティブマトリクス基板外周部に設ける静電気対策用
の短絡線を、組立て終了後もそのまま残しておく。この
場合、短絡線がアクティブマトリクス基板の通常動作の
妨げにならないように、行線および列線と短絡線の間に
はインピーダンス素子を介在させる。
（作用） 上記のような構成とすれば、インピーダンス素子を適
当に設計することにより、組立て中の静電気によるスイ
ッチング素子の破壊を防止できることは勿論、組立て終
了後もアクティブマトリクス基板の通常動作を妨げるこ
となく、静電気によるスイッチング素子の破壊を防止す
ることができる。
当に設計することにより、組立て中の静電気によるスイ
ッチング素子の破壊を防止できることは勿論、組立て終
了後もアクティブマトリクス基板の通常動作を妨げるこ
となく、静電気によるスイッチング素子の破壊を防止す
ることができる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のアクティブマトリクス基板を示
す。複数本の行線Ａ（A1,A2,…）と複数本の列線Ｓ
（S1,S2,…）が交差配設され、その各交点位置にスイッ
チング素子Ｃ（C12,C12,…）が設けられていることは、
従来と同じである。スイッチング素子Ｃは例えば薄膜ト
ランジスタである。このアクティブマトリクス基板の外
周には短絡線GLが配設される。この短絡線GLと各行線Ａ
および列線Ｓの間は抵抗体ｒを介して接続されている。
短絡線GLは製造，組立て後もそのまま残される。基板の
組立て終了後は、破線で示す切断線Ｅ（E1,E2,…）で基
板が切断される。このように構成されたアクティブマト
リクス基板を用いて、これと対向基板の間に例えば液晶
層を挟むことにより、液晶表示装置が得られる。この場
合、アクティブマトリクス基板側には、各スイッチング
素子の端子に接続される画素電極が配設され、対向基板
には全面に画素電極に対向する電極が形成されたものを
用いる。
す。複数本の行線Ａ（A1,A2,…）と複数本の列線Ｓ
（S1,S2,…）が交差配設され、その各交点位置にスイッ
チング素子Ｃ（C12,C12,…）が設けられていることは、
従来と同じである。スイッチング素子Ｃは例えば薄膜ト
ランジスタである。このアクティブマトリクス基板の外
周には短絡線GLが配設される。この短絡線GLと各行線Ａ
および列線Ｓの間は抵抗体ｒを介して接続されている。
短絡線GLは製造，組立て後もそのまま残される。基板の
組立て終了後は、破線で示す切断線Ｅ（E1,E2,…）で基
板が切断される。このように構成されたアクティブマト
リクス基板を用いて、これと対向基板の間に例えば液晶
層を挟むことにより、液晶表示装置が得られる。この場
合、アクティブマトリクス基板側には、各スイッチング
素子の端子に接続される画素電極が配設され、対向基板
には全面に画素電極に対向する電極が形成されたものを
用いる。
第２図は、第１図の構成を僅かに変更した他の実施例
のアクティブマトリクス基板である。第２図は、行線Ａ
および列線Ｓの給電端を交互に左右，上下に振分けた場
合であり、抵抗体ｒは給電端側にのみ設けている。それ
以外は第１図と異ならない。
のアクティブマトリクス基板である。第２図は、行線Ａ
および列線Ｓの給電端を交互に左右，上下に振分けた場
合であり、抵抗体ｒは給電端側にのみ設けている。それ
以外は第１図と異ならない。
第３図は、第１図或いは第２図における、行線Ａ側の
抵抗体ｒの具体的な構成例である。ここでは、行線Ａと
同じ配線材料即ちクロム膜を用いてジグザグパターンに
よる抵抗体ｒを構成している。抵抗体ｒの抵抗値は約10
0kΩであり、一本の行線Ａの抵抗値20kΩの約５倍とし
た。
抵抗体ｒの具体的な構成例である。ここでは、行線Ａと
同じ配線材料即ちクロム膜を用いてジグザグパターンに
よる抵抗体ｒを構成している。抵抗体ｒの抵抗値は約10
0kΩであり、一本の行線Ａの抵抗値20kΩの約５倍とし
た。
第４図は列線Ｓ側の抵抗体ｒの構成例である。列線Ｓ
の端部に同じ配線材料による電極13を形成し、短絡線GL
にも同様に同じ配線材料による電極12を形成して、これ
ら電極12,13間にリンをドープしたａ−Si膜11を配設し
て抵抗体ｒを構成している。この抵抗体の抵抗値は約10
MΩで、スイッチング素子として形成した薄膜トランジ
スタのゲート・ドレイン間の抵抗1012Ωに比べて十分に
小さいものとなっている。
の端部に同じ配線材料による電極13を形成し、短絡線GL
にも同様に同じ配線材料による電極12を形成して、これ
ら電極12,13間にリンをドープしたａ−Si膜11を配設し
て抵抗体ｒを構成している。この抵抗体の抵抗値は約10
MΩで、スイッチング素子として形成した薄膜トランジ
スタのゲート・ドレイン間の抵抗1012Ωに比べて十分に
小さいものとなっている。
以上のような構成により、通常の動作を損うことな
く、また外部駆動回路の消費電力の増大を伴うことな
く、静電気による薄膜トランジスタの破壊を確実に防止
することができた。しかも、抵抗体材料として配線材料
およびスイッチング素子用ａ−Si膜等を用いて、何等製
造工程を複雑にすることなく、抵抗体を形成することが
できる。
く、また外部駆動回路の消費電力の増大を伴うことな
く、静電気による薄膜トランジスタの破壊を確実に防止
することができた。しかも、抵抗体材料として配線材料
およびスイッチング素子用ａ−Si膜等を用いて、何等製
造工程を複雑にすることなく、抵抗体を形成することが
できる。
第５図は他の実施例のアクティブマトリクス基板を示
す。第２図と異なる点は、行線および列線Ｓと短絡線GL
の間に、抵抗体ｒに代ってダイオード対Ｄを設けている
ことである。この様なダイオード対Ｄは、スイッチング
素子としてａ−Si膜を用いた薄膜トランジスタを形成す
る場合、その製造工程内で簡単に形成することができ
る。
す。第２図と異なる点は、行線および列線Ｓと短絡線GL
の間に、抵抗体ｒに代ってダイオード対Ｄを設けている
ことである。この様なダイオード対Ｄは、スイッチング
素子としてａ−Si膜を用いた薄膜トランジスタを形成す
る場合、その製造工程内で簡単に形成することができ
る。
第６図はその具体的な構造例である。即ちガラス基板
21に行線Ａと一体的なゲート電極221を形成し、これと
同時にダイオードの電極222を形成する。これら電極の
材料は例えばCr膜やTi,Ta膜等である。この上にはゲー
ト絶縁膜としてCVD酸化膜23が形成されるが、そのダイ
オード部分には孔を開けておく。そしてこの上にｉ型ａ
−Si膜24（241,242）、ｎ型ａ−Si膜25（251,252,
…）、電極配線26（261,262,263）を形成して、薄膜ト
ランジスタと共にninダイオード対が得られる。電極配
線26は例えばAlであり、同じAl膜により薄膜トランジス
タのドレイン，ソース電極、ダイオードのカソード電極
および列線Ｓが形成される。
21に行線Ａと一体的なゲート電極221を形成し、これと
同時にダイオードの電極222を形成する。これら電極の
材料は例えばCr膜やTi,Ta膜等である。この上にはゲー
ト絶縁膜としてCVD酸化膜23が形成されるが、そのダイ
オード部分には孔を開けておく。そしてこの上にｉ型ａ
−Si膜24（241,242）、ｎ型ａ−Si膜25（251,252,
…）、電極配線26（261,262,263）を形成して、薄膜ト
ランジスタと共にninダイオード対が得られる。電極配
線26は例えばAlであり、同じAl膜により薄膜トランジス
タのドレイン，ソース電極、ダイオードのカソード電極
および列線Ｓが形成される。
このようにインピーダンス素子としてダイオードを用
いれば、外部駆動回路からの信号の短絡線GLへのリーク
を少なくし、しかも静電気に対しては十分な保護機能を
発揮することができる。またダイオードは、薄膜トラン
ジスタの製造工程内で同時に形成することができ、抵抗
体を用いた場合と同様、何等製造工程を複雑にすること
はない。
いれば、外部駆動回路からの信号の短絡線GLへのリーク
を少なくし、しかも静電気に対しては十分な保護機能を
発揮することができる。またダイオードは、薄膜トラン
ジスタの製造工程内で同時に形成することができ、抵抗
体を用いた場合と同様、何等製造工程を複雑にすること
はない。
本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することができ
る。
旨を逸脱しない範囲で種々変形して実施することができ
る。
［発明の効果］ 以上述べたように本発明によれば、短絡線を、これと
行線および列線の間にインピーダンス素子を接続してア
クティブマトリクス基板組立て後も残しておくことによ
り、通常動作に影響を与えることなく、静電気対策を確
実なものとすることができる。しかも、インピーダンス
素子を設けることはアクティブマトリクス基板の製造工
程を何等複雑にすることなく実現できる。
行線および列線の間にインピーダンス素子を接続してア
クティブマトリクス基板組立て後も残しておくことによ
り、通常動作に影響を与えることなく、静電気対策を確
実なものとすることができる。しかも、インピーダンス
素子を設けることはアクティブマトリクス基板の製造工
程を何等複雑にすることなく実現できる。
第１図は本発明の一実施例におけるアクティブマトリク
ス基板の構成を示す図、第２図は他の実施例におけるア
クティブマトリクス基板の構成を示す図、第３図は第１
図および第２図の行線側の抵抗体の構成を示す図、第４
図は同じく列線側の抵抗体の構成を示す図、第５図は更
に他の実施例のアクティブマトリクス基板の構成を示す
図、第６図はそのダイオード対の構成を示す図、第７図
は従来のアクティブマトリクス基板の構成を示す図、第
８図はアクティブマトリクス基板を用いた液晶表示装置
の一画素部の等価回路図である。 Ａ（A1,A2,…）……行線、Ｓ（S1,S2,…）……列線、Ｃ
（C11,C12,…）……スイッチング素子、GL……短絡線、
ｒ……抵抗体（インピーダンス素子）、Ｅ（E1,E2,…）
……切断線、11……ａ−Si膜、Ｄ……ダイオード対（イ
ンピーダンス素子）、21……ガラス基板、221……ゲー
ト電極、222……アノード電極、23……CVD酸化膜、241,
242……ｉ型ａ−Si膜、251〜254……ｎ型ａ−Si膜、261
〜263……電極。
ス基板の構成を示す図、第２図は他の実施例におけるア
クティブマトリクス基板の構成を示す図、第３図は第１
図および第２図の行線側の抵抗体の構成を示す図、第４
図は同じく列線側の抵抗体の構成を示す図、第５図は更
に他の実施例のアクティブマトリクス基板の構成を示す
図、第６図はそのダイオード対の構成を示す図、第７図
は従来のアクティブマトリクス基板の構成を示す図、第
８図はアクティブマトリクス基板を用いた液晶表示装置
の一画素部の等価回路図である。 Ａ（A1,A2,…）……行線、Ｓ（S1,S2,…）……列線、Ｃ
（C11,C12,…）……スイッチング素子、GL……短絡線、
ｒ……抵抗体（インピーダンス素子）、Ｅ（E1,E2,…）
……切断線、11……ａ−Si膜、Ｄ……ダイオード対（イ
ンピーダンス素子）、21……ガラス基板、221……ゲー
ト電極、222……アノード電極、23……CVD酸化膜、241,
242……ｉ型ａ−Si膜、251〜254……ｎ型ａ−Si膜、261
〜263……電極。
Claims (4)
- 【請求項１】複数本の行線とこれと交差する複数本の列
線、およびこれら行線と列線の各交点位置に設けられた
スイッチング素子とを有するアクティブマトリクス基板
により表示セルの駆動を行う表示装置であって、組立て
中および組立て終了後において、字前記アクティブマト
リクス基板の外周部に短絡線を有し、前記行線および列
線はその端部がインピーダンス素子を介して前記短絡線
に接続されていることを特徴とするアクティブマトリク
ス表示装置。 - 【請求項２】前記表示セルは液晶セルである特許請求の
範囲第１項記載のアクティブマトリクス表示装置。 - 【請求項３】前記インピーダンス素子は、前記行線若し
くは列線を構成する配線材料膜または前記スイッチング
素子を構成する半導体膜のいずれかにより形成された抵
抗体である特許請求の範囲第１項記載のアクティブマト
リクス表示装置。 - 【請求項４】前記インピーダンス素子はダイオードであ
る特許請求の範囲第１項記載のアクティブマトリクス表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230664A JPH0827597B2 (ja) | 1986-09-29 | 1986-09-29 | アクテイブマトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230664A JPH0827597B2 (ja) | 1986-09-29 | 1986-09-29 | アクテイブマトリクス型表示装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5521897A Division JP2788444B2 (ja) | 1997-03-10 | 1997-03-10 | アクティブマトリクス型表示装置 |
| JP9055219A Division JPH09237053A (ja) | 1997-03-10 | 1997-03-10 | アクティブマトリクス型表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6385586A JPS6385586A (ja) | 1988-04-16 |
| JPH0827597B2 true JPH0827597B2 (ja) | 1996-03-21 |
Family
ID=16911360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230664A Expired - Lifetime JPH0827597B2 (ja) | 1986-09-29 | 1986-09-29 | アクテイブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827597B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712395B2 (ja) * | 1988-10-14 | 1998-02-10 | 松下電器産業株式会社 | マトリクス型画像表示装置の保護回路及びマトリクス型画像表示装置の製造方法と検査方法 |
| JP2764139B2 (ja) * | 1989-10-20 | 1998-06-11 | ホシデン・フィリップス・ディスプレイ株式会社 | アクティブマトリックス液晶表示素子 |
| JP2687667B2 (ja) * | 1990-04-17 | 1997-12-08 | 日本電気株式会社 | マトリクス電極基板およびその製造方法 |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| KR100326356B1 (ko) * | 1995-08-07 | 2002-06-20 | 가나이 쓰도무 | 정전기대책에 적합한 액티브매트릭스방식의 액정표시장치 |
| JP3794368B2 (ja) | 2002-10-29 | 2006-07-05 | セイコーエプソン株式会社 | Ｅｌ表示装置 |
| JP2005156703A (ja) * | 2003-11-21 | 2005-06-16 | Seiko Epson Corp | 電子装置の静電保護回路、電気光学装置の静電保護回路及び電子機器 |
| JP4646539B2 (ja) | 2004-03-29 | 2011-03-09 | エーユー オプトロニクス コーポレイション | 液晶表示装置とその製造方法 |
| JP4639623B2 (ja) * | 2004-03-30 | 2011-02-23 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| US8355015B2 (en) | 2004-05-21 | 2013-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display device and electronic device including a diode electrically connected to a signal line |
| CN100401349C (zh) * | 2004-07-26 | 2008-07-09 | 精工爱普生株式会社 | 发光装置和电子设备 |
| JP2005260263A (ja) * | 2005-04-18 | 2005-09-22 | Toshiba Corp | Ｘ線撮像装置 |
| JP5086794B2 (ja) * | 2007-12-25 | 2012-11-28 | パナソニック株式会社 | 直流給電装置および照明器具 |
| JP4626712B2 (ja) * | 2009-06-03 | 2011-02-09 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
| JP6326798B2 (ja) * | 2013-12-11 | 2018-05-23 | 凸版印刷株式会社 | 静電気保護素子及びそれを用いた静電気保護回路の製造方法 |
| JP2019101128A (ja) * | 2017-11-30 | 2019-06-24 | 株式会社ジャパンディスプレイ | 表示装置、及び表示装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141155A (en) * | 1978-04-25 | 1979-11-02 | Sharp Corp | Production of liquid crystal cell |
| JPS60237429A (ja) * | 1984-05-09 | 1985-11-26 | Sharp Corp | 液晶表示素子の製造方法 |
| JPS61230119A (ja) * | 1985-04-03 | 1986-10-14 | Seiko Instr & Electronics Ltd | 液晶表示装置の製造方法 |
| FR2593630B1 (fr) * | 1986-01-27 | 1988-03-18 | Maurice Francois | Ecran d'affichage a matrice active a resistance de drain et procedes de fabrication de cet ecran |
-
1986
- 1986-09-29 JP JP61230664A patent/JPH0827597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6385586A (ja) | 1988-04-16 |
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