JPH0261618A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH0261618A JPH0261618A JP63212461A JP21246188A JPH0261618A JP H0261618 A JPH0261618 A JP H0261618A JP 63212461 A JP63212461 A JP 63212461A JP 21246188 A JP21246188 A JP 21246188A JP H0261618 A JPH0261618 A JP H0261618A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、液晶表示装置、特に、アクティブ・マトリッ
クス方式で構成される液晶表示装置に適用して有効な技
術に関するものである。
クス方式で構成される液晶表示装置に適用して有効な技
術に関するものである。
アクティブ・マトリックス方式の液晶表示装置の液晶表
示部にはマトリックス状に複数の画素を配置している。
示部にはマトリックス状に複数の画素を配置している。
各画素は水平方向に延在する複数の走査信号線（ゲート
信号線）とそれと交差する垂直方向に延在する複数の映
像信号線（ドレイン信号ｍ）とで周囲を囲まれた領域内
に配置されている。前記走査信号線の一端部には走査信
号が印加される外部端子が、映像信−号線の一端部には
映像信号が印加される外部端子が夫々接続されている。
信号線）とそれと交差する垂直方向に延在する複数の映
像信号線（ドレイン信号ｍ）とで周囲を囲まれた領域内
に配置されている。前記走査信号線の一端部には走査信
号が印加される外部端子が、映像信−号線の一端部には
映像信号が印加される外部端子が夫々接続されている。
各外部端子は液晶表示部の外周に配列されている。
前記各画素は薄膜トランジスタ（ＴＰＴ）と透明画素電
極との直列回路で構成されている。
極との直列回路で構成されている。
特開昭６１−５９４７５号公報に記載されるように、液
晶表示装置の形成工程中においては、前記外部端子は隣
接する他の外部端子と一体に構成され短絡されている。
晶表示装置の形成工程中においては、前記外部端子は隣
接する他の外部端子と一体に構成され短絡されている。
具体的には、走査信号用の外部端子、映像信号用の外部
端子、共通信号用の外部端子の夫々を共通に短絡してい
る。このように構成される液晶表示装置は、形成工程中
に誘発される静電気が外部端子に印加された場合でも、
各信号配線間（走査信号線と映像信号線との間等）の電
位が等しくなるので、静電気破壊を防止することができ
る特徴がある。前記静電気が発生する処理工程としては
、プラズマＣＶＤ法による絶縁膜の堆積工程、ラビング
処理工程、搬送工程等がある。
端子、共通信号用の外部端子の夫々を共通に短絡してい
る。このように構成される液晶表示装置は、形成工程中
に誘発される静電気が外部端子に印加された場合でも、
各信号配線間（走査信号線と映像信号線との間等）の電
位が等しくなるので、静電気破壊を防止することができ
る特徴がある。前記静電気が発生する処理工程としては
、プラズマＣＶＤ法による絶縁膜の堆積工程、ラビング
処理工程、搬送工程等がある。
しかしながら、前述の液晶表示装置は、形成工程中にお
いて、各外部端子間が短絡されているので、走査信号線
間、映像信号線間或は走査信号線と映像信号線との間の
短絡状態、薄膜トランジスタの特性等、電気的特性検査
を行うことができないという問題点があった。
いて、各外部端子間が短絡されているので、走査信号線
間、映像信号線間或は走査信号線と映像信号線との間の
短絡状態、薄膜トランジスタの特性等、電気的特性検査
を行うことができないという問題点があった。
また、前記各外部端子間の短絡は外部端子が配置された
領域と別のさらに外部端子よりも外周の領域に形成され
た金属層で行っているので、各外部端子間の短絡に要す
る面積が大きく液晶表示部（有効画像形成領域）の面積
が低下するという問題点があった。
領域と別のさらに外部端子よりも外周の領域に形成され
た金属層で行っているので、各外部端子間の短絡に要す
る面積が大きく液晶表示部（有効画像形成領域）の面積
が低下するという問題点があった。
本発明の目的は、液晶表示装置において、形成工程中の
静電気破壊を防止すると共に、形成工程中に電気的特性
検査を行うことが可能な技術を提供することにある。
静電気破壊を防止すると共に、形成工程中に電気的特性
検査を行うことが可能な技術を提供することにある。
本発明の他の目的は、前記液晶表示装置において、前記
目的を達成するための形成工程数を低減することが可能
な技術を提供することにある。
目的を達成するための形成工程数を低減することが可能
な技術を提供することにある。
本発明の他の目的は、前記液晶表示装置において、液晶
表示部（有効画像形成領域）の面積を向上することが可
能な技術を提供することにある。
表示部（有効画像形成領域）の面積を向上することが可
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
（１）液晶表示装置の形成方法において、複数の外部端
子を形成する工程と同一製造工程で又はその工程の後に
、前記外部端子間を半導体層で電気的に接続する。
子を形成する工程と同一製造工程で又はその工程の後に
、前記外部端子間を半導体層で電気的に接続する。
（２）前記各外部端子間は前記半導体層及びそれに直列
に接続された前記外部端子とエツチング選択性を有する
金属層とで接続する。
に接続された前記外部端子とエツチング選択性を有する
金属層とで接続する。
（３）前記各外部端子間を接続する半導体層は液晶表示
部の薄膜トランジスタで使用される半導体層と同一製造
工程で形成する。また、前記金属層は信号配線と同一製
造工程で形成する。
部の薄膜トランジスタで使用される半導体層と同一製造
工程で形成する。また、前記金属層は信号配線と同一製
造工程で形成する。
（４）前記各外部端子間を接続する半導体層及び金属層
は前記外部端子が形成される領域内において配置する。
は前記外部端子が形成される領域内において配置する。
上述した手段（１）によれば、液晶表示装置の形成中に
、光を照射して前記半導体層の抵抗値を低減し、各外部
端子間を短絡することができるので、静電気破壊を防止
することができると共に、液晶表示装置の電気的特性検
査中に、光を照射しないで半導体層の抵抗値を増大し、
各外部端子間を見かけ主電気的に分離することができる
ので、前記電気的特性を検査することができる６前記手
段（２）によれば、前記各外部端子間を接続する金属層
を選択的にエツチングすることができるので、各外部端
子間の短絡の解除を簡単に行うことができる。
、光を照射して前記半導体層の抵抗値を低減し、各外部
端子間を短絡することができるので、静電気破壊を防止
することができると共に、液晶表示装置の電気的特性検
査中に、光を照射しないで半導体層の抵抗値を増大し、
各外部端子間を見かけ主電気的に分離することができる
ので、前記電気的特性を検査することができる６前記手
段（２）によれば、前記各外部端子間を接続する金属層
を選択的にエツチングすることができるので、各外部端
子間の短絡の解除を簡単に行うことができる。
前記手段（３）によれば、前記各外部端子間を短絡する
ための半導体層を形成する工程に相当する分、形成工程
数を低減することができる。また、前記金属層を形成す
る工程に相当する分、形成工程数を低減することができ
る。
ための半導体層を形成する工程に相当する分、形成工程
数を低減することができる。また、前記金属層を形成す
る工程に相当する分、形成工程数を低減することができ
る。
前記手段（４）によれば、前記各外部端子間を短絡する
ための面積に相当する分、液晶表示部の面積を縮小する
ことができる。
ための面積に相当する分、液晶表示部の面積を縮小する
ことができる。
以下、本発明の構成について、アクティブ・マトリック
ス方式を採用する液晶表示装置に本発明を適用した一実
施例とともに説明する。
ス方式を採用する液晶表示装置に本発明を適用した一実
施例とともに説明する。
なお、実施例を説明するための全回において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
本発明の一実施例である液晶表示装置の液晶表示部及び
外部端子領域を第１図（要部平面図）で示す。そして、
第１図の１−１切断線、ｎ−ｎ切断線及び■−■切断線
で切った断面を第２図で示す。
外部端子領域を第１図（要部平面図）で示す。そして、
第１図の１−１切断線、ｎ−ｎ切断線及び■−■切断線
で切った断面を第２図で示す。
第１図及び第２図に示すように、液晶表示装置は、１．
１［ｍｍ１程度の厚さを有する下部透明ガラス基板ＳＵ
Ｂ １の内側（液晶側）の表面上に薄膜トランジスタＴ
ＰＴを有している。薄膜トランジスタＴＰＴは、主に、
ゲート電極ＧＴ、ゲート絶縁膜として使用される絶縁膜
ＧＩ、チャネル形成領域として使用されるｉ型半導体層
ＡＳ、ソース電極（又はドレイン電極）ＳＤＩ、ドレイ
ン電極（又はソース電極）ＳＤ２で構成されている。
１［ｍｍ１程度の厚さを有する下部透明ガラス基板ＳＵ
Ｂ １の内側（液晶側）の表面上に薄膜トランジスタＴ
ＰＴを有している。薄膜トランジスタＴＰＴは、主に、
ゲート電極ＧＴ、ゲート絶縁膜として使用される絶縁膜
ＧＩ、チャネル形成領域として使用されるｉ型半導体層
ＡＳ、ソース電極（又はドレイン電極）ＳＤＩ、ドレイ
ン電極（又はソース電極）ＳＤ２で構成されている。
前記ゲート電極ＧＴは、例えばスパッタ法で堆積したＣ
ｒ膜ｇ１を用い、約１０００［入］程度の膜厚で形成さ
れている。ゲート電極ＧＴは、走査信号線（ゲート信号
線又は水平信号線）ＧＬと同一製造工程（同一導電層）
で形成され、走査信号ｍａＬに一体化されている。走査
信号線ＧＬは前記Ｃｒ膜膜上１上ＩＴ○膜ｇ２を積層し
た複合膜で形成されている。ＩＴＯ膜ｇ２は、スパッタ
法で堆積し、約１０００［人］程度の膜厚で形成する。
ｒ膜ｇ１を用い、約１０００［入］程度の膜厚で形成さ
れている。ゲート電極ＧＴは、走査信号線（ゲート信号
線又は水平信号線）ＧＬと同一製造工程（同一導電層）
で形成され、走査信号ｍａＬに一体化されている。走査
信号線ＧＬは前記Ｃｒ膜膜上１上ＩＴ○膜ｇ２を積層し
た複合膜で形成されている。ＩＴＯ膜ｇ２は、スパッタ
法で堆積し、約１０００［人］程度の膜厚で形成する。
このＩＴＯ膜ｇ２は、主に走査信号線ＧＬの抵抗値を低
減し、走査信号の伝達速度を速くするように構成されて
いる。前記ゲート電極ＧＴは走査信号線ＯＬのうちの下
層のＣｒ膜ｇ１と一体に構成されている。走査信号線Ｇ
Ｌは、第１図に示すように水平方向に延在しており、垂
直方向に複数本配置されている。
減し、走査信号の伝達速度を速くするように構成されて
いる。前記ゲート電極ＧＴは走査信号線ＯＬのうちの下
層のＣｒ膜ｇ１と一体に構成されている。走査信号線Ｇ
Ｌは、第１図に示すように水平方向に延在しており、垂
直方向に複数本配置されている。
前記走査信号線ＧＬの少なくとも一端部は液晶表示装置
の液晶表示部の外周部分において外部端子ＧＰに接続さ
れている。この外部端子ＧＰには走査信号が印加される
ように構成されている。外部端子ＧＰは第１図において
下部透明ガラス基板５ＵＢＩの表面を垂直方向に複数配
列されている。
の液晶表示部の外周部分において外部端子ＧＰに接続さ
れている。この外部端子ＧＰには走査信号が印加される
ように構成されている。外部端子ＧＰは第１図において
下部透明ガラス基板５ＵＢＩの表面を垂直方向に複数配
列されている。
外部端子ＧＰは走査信号線ＯＬと一体に構成されている
。すなわち、外部端子ＧＰはＣｒ膜膜上１上ＩＴＯ［ｇ
２を積層した複合膜で構成されている。ＩＴＯ膜ｇ２は
、Ｃｒ膜ｇ１よりも大きなサイズで形成され、Ｃｒ ［
Ｉｇ １を被覆するように構成されている。
。すなわち、外部端子ＧＰはＣｒ膜膜上１上ＩＴＯ［ｇ
２を積層した複合膜で構成されている。ＩＴＯ膜ｇ２は
、Ｃｒ膜ｇ１よりも大きなサイズで形成され、Ｃｒ ［
Ｉｇ １を被覆するように構成されている。
前記絶縁膜ＧＩは、前記外部端子ＧＰを除き、ゲート電
極ＧＴ及び走査信号線ＧＬの上層に形成されている。絶
縁膜ＧＩは、例えばプラズマＣＶＤ法で堆積させた窒化
珪素膜を用い、約３０００［人］程度の膜厚で形成され
ている。
極ＧＴ及び走査信号線ＧＬの上層に形成されている。絶
縁膜ＧＩは、例えばプラズマＣＶＤ法で堆積させた窒化
珪素膜を用い、約３０００［人］程度の膜厚で形成され
ている。
ｉ型半導体層ＡＳはゲート絶縁膜ＧＩの上層に島形状で
構成されている。ｉ型半導体層ＡＳは、ＣＶＤ法で堆積
させた非晶質珪素膜又は多結晶珪素膜で形成し、約２５
００［人］程度の膜厚で形成されている。ｉ型半導体層
ＡＳは主に薄膜トランジスタＴＰＴのチャネル形成領域
として使用されている。
構成されている。ｉ型半導体層ＡＳは、ＣＶＤ法で堆積
させた非晶質珪素膜又は多結晶珪素膜で形成し、約２５
００［人］程度の膜厚で形成されている。ｉ型半導体層
ＡＳは主に薄膜トランジスタＴＰＴのチャネル形成領域
として使用されている。
ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々はｉ型半
導体層ＡＳ上に夫々離隔して設けられている。ソース電
極ＳＤＩとドレイン電極ＳＤ２とは回路のバイアス極性
が変ると動作上ソースとドレインが入れ替わる。つまり
、薄膜トランジスタＴＰＴは絶縁ゲート型電界効果トラ
ンジスタＦＥＴと同様に双方向性で構成されている。
導体層ＡＳ上に夫々離隔して設けられている。ソース電
極ＳＤＩとドレイン電極ＳＤ２とは回路のバイアス極性
が変ると動作上ソースとドレインが入れ替わる。つまり
、薄膜トランジスタＴＰＴは絶縁ゲート型電界効果トラ
ンジスタＦＥＴと同様に双方向性で構成されている。
ソース電極ＳＤＩ、ドレイン電極ＳＤ２の夫々は、同一
製造工程で形成されており、例えばｉ型半導体層ＡＳに
接触する下層側から、ｎ°型半導体層ｄＯ１Ｃｒ膜ｄ１
、ＩＴＯ膜ｄ２、Ａ０膜ｄ３を順次積層した複合膜で構
成されている。ｎ°型半導体層ｄｏは、非晶質珪素膜又
は多結晶珪素膜で形成され、約５００［人］程度の膜厚
で形成されている。ｎ°型半導体層はｉ型半導体層ＡＳ
とＣｒ膜ｄ１との接触抵抗値を低減するように構成され
ている。前記Ｃｒ１ｌｄｌは、例えばスパッタ法で堆積
し、約６００［人］程度の膜厚で形成する。前記ＩＴＯ
膜ｄ２は１例えばスパッタ法で堆積し、約１２００［人
］程度の膜厚で形成する。このＩＴ○膜ｄ２は主に透明
電極ＩＴＯＩを形成するようになっている。前記ＡＱ膜
ｄ３は、例えばスパッタ法で堆積し、約３５００ ［人
］程度の膜厚で形成する。Ａｎ膜ｄ３は、主に映像信号
、ｗＩＤＬの抵抗値を低減し、映像信号の伝達速度を速
くするように構成されている。
製造工程で形成されており、例えばｉ型半導体層ＡＳに
接触する下層側から、ｎ°型半導体層ｄＯ１Ｃｒ膜ｄ１
、ＩＴＯ膜ｄ２、Ａ０膜ｄ３を順次積層した複合膜で構
成されている。ｎ°型半導体層ｄｏは、非晶質珪素膜又
は多結晶珪素膜で形成され、約５００［人］程度の膜厚
で形成されている。ｎ°型半導体層はｉ型半導体層ＡＳ
とＣｒ膜ｄ１との接触抵抗値を低減するように構成され
ている。前記Ｃｒ１ｌｄｌは、例えばスパッタ法で堆積
し、約６００［人］程度の膜厚で形成する。前記ＩＴＯ
膜ｄ２は１例えばスパッタ法で堆積し、約１２００［人
］程度の膜厚で形成する。このＩＴ○膜ｄ２は主に透明
電極ＩＴＯＩを形成するようになっている。前記ＡＱ膜
ｄ３は、例えばスパッタ法で堆積し、約３５００ ［人
］程度の膜厚で形成する。Ａｎ膜ｄ３は、主に映像信号
、ｗＩＤＬの抵抗値を低減し、映像信号の伝達速度を速
くするように構成されている。
前記映像信号線ＤＬは、ソース電極ＳＤＩ及びドレイン
電極ＳＤ２と同様に、ｎ゛型半導体層ｄＯ１Ｃｒｌｉｄ
ｌ、ＩＴＯＷＡｄ２、ＡＱ膜ｄ３の夫々を順次積層した
複合膜で形成されている。映像信号線ＤＬは、第１図に
示すように走査信号線ＧＬと交差する垂直方向に延在し
、水平方向に複数本配置されている。
電極ＳＤ２と同様に、ｎ゛型半導体層ｄＯ１Ｃｒｌｉｄ
ｌ、ＩＴＯＷＡｄ２、ＡＱ膜ｄ３の夫々を順次積層した
複合膜で形成されている。映像信号線ＤＬは、第１図に
示すように走査信号線ＧＬと交差する垂直方向に延在し
、水平方向に複数本配置されている。
前記ソース電極ＳＤＩには、画素毎に設けられた透明電
極（透明画素電極）ＩＴＯＩが接続されている。透明電
極ＩＴＯＩは液晶表示部の画素電極の一方を構成する。
極（透明画素電極）ＩＴＯＩが接続されている。透明電
極ＩＴＯＩは液晶表示部の画素電極の一方を構成する。
透明電極ＩＴＯＩは絶縁膜Ｇ■上に設けられており、前
記ＩＴＯ膜ｄ２で形成されている。ドレイン電極ＳＤ２
は、映像信号線ＤＬと一体に構成されている。
記ＩＴＯ膜ｄ２で形成されている。ドレイン電極ＳＤ２
は、映像信号線ＤＬと一体に構成されている。
前記映像信号線ＤＬの少なくとも一端部は液晶表示装置
の液晶表示部の外周部分において外部端子ＤＰに接続さ
れている。この外部端子ＤＰには映像信号が印加される
よう−に構成されている。外部端子ＤＰは第１図におい
て下部透明ガラス基板ＳＵＢ １の表面を水平方向に複
数配列されている。
の液晶表示部の外周部分において外部端子ＤＰに接続さ
れている。この外部端子ＤＰには映像信号が印加される
よう−に構成されている。外部端子ＤＰは第１図におい
て下部透明ガラス基板ＳＵＢ １の表面を水平方向に複
数配列されている。
外部端子ＤＰは映像信号線ＤＬと一体に構成されている
。すなわち、外部端子ＤＰはＣｒ１ｉｄｌ上にＩＴＯ膜
ｄ膜製２層した複合膜で構成されている。ＩＴＯ膜ｄ膜
製２ｒ膜ｄ１よりも大きなサイズで形成され、ＣｒｗＡ
ｄｌを被覆するように構成されている。
。すなわち、外部端子ＤＰはＣｒ１ｉｄｌ上にＩＴＯ膜
ｄ膜製２層した複合膜で構成されている。ＩＴＯ膜ｄ膜
製２ｒ膜ｄ１よりも大きなサイズで形成され、ＣｒｗＡ
ｄｌを被覆するように構成されている。
前記薄膜トランジスタＴＰＴ及び透明電極ＩＴＯＩ上に
は保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩは
、主に薄膜トランジスタＴＰＴを湿気等から保護するた
めに形成されており、透明性が高くしかも耐湿性の良い
ものを使用する６保護膜ｐｓｖｉは、例えばプラズマＣ
ＶＤ法で堆積した酸化珪素膜や窒化珪素膜で形成され、
約１０ｏｏｏｃ人］程度の膜厚で形成されている。
は保護膜ＰＳＶＩが設けられている。保護膜ＰＳＶＩは
、主に薄膜トランジスタＴＰＴを湿気等から保護するた
めに形成されており、透明性が高くしかも耐湿性の良い
ものを使用する６保護膜ｐｓｖｉは、例えばプラズマＣ
ＶＤ法で堆積した酸化珪素膜や窒化珪素膜で形成され、
約１０ｏｏｏｃ人］程度の膜厚で形成されている。
薄膜トランジスタＴＦＴ上の保護膜ＰＳＶ １の上部に
は、外部光がチャネル形成領域として使用されるｉ型半
導体層ＡＳに入射されないように、遮光膜ＬＳが設けら
れている。遮光膜ＬＳは、光に対する遮光性が高くしか
も導電性を有するように例えばＡＱ膜（或はＡＱ−８ｉ
、Ａ１１ｌ−Ｃｕ）、Ｃｒ膜等で形成されており、スパ
ッタ法で堆積し１０００〜４０００［人］程度の膜厚で
形成されている。
は、外部光がチャネル形成領域として使用されるｉ型半
導体層ＡＳに入射されないように、遮光膜ＬＳが設けら
れている。遮光膜ＬＳは、光に対する遮光性が高くしか
も導電性を有するように例えばＡＱ膜（或はＡＱ−８ｉ
、Ａ１１ｌ−Ｃｕ）、Ｃｒ膜等で形成されており、スパ
ッタ法で堆積し１０００〜４０００［人］程度の膜厚で
形成されている。
液晶ＬＣは、下部透明ガラス基板５ＵＢＩと上部透明ガ
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜○ＲＩＩ及び上部配向膜
０ＲＩ２に規定され、封入されている。
ラス基板５ＵＢ２との間に形成された空間内に、液晶分
子の向きを設定する下部配向膜○ＲＩＩ及び上部配向膜
０ＲＩ２に規定され、封入されている。
下部配向膜０ＲＩＩは下部透明ガラス基板５ＵＢｌ側の
保護膜ＰＳＶＩの上部に形成される。
保護膜ＰＳＶＩの上部に形成される。
上部透明ガラス基板５ＵＢ２の内側（液晶側）の表面に
は、カラーフィルタＦＩＬ、保護膜ＰＳＶ２、共通透明
電極（共通透明画素電極）ＩｒＯ２及び前記上部配向膜
○ＲＩ２が順次積層して設けられている。
は、カラーフィルタＦＩＬ、保護膜ＰＳＶ２、共通透明
電極（共通透明画素電極）ＩｒＯ２及び前記上部配向膜
○ＲＩ２が順次積層して設けられている。
前記共通透明電極ＩＴ○２は、下部透明ガラス基板ＳＵ
Ｂ ｌ側に画素毎に設けられた透明電極■ＴＯＩに対向
し、隣接する他の共通透明電極ＩＴ○２と一体に構成さ
れている。
Ｂ ｌ側に画素毎に設けられた透明電極■ＴＯＩに対向
し、隣接する他の共通透明電極ＩＴ○２と一体に構成さ
れている。
カラーフィルタＦＩＬは、アクリル樹脂等の樹脂材料で
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリン
グラフィ技術を用いて行っている。
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリン
グラフィ技術を用いて行っている。
保護膜ＰＳＶ２は、前記カラーフィルタＦＩＬを異なる
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。
色に染め分けた染料が液晶ＬＣに漏れることを防止する
ために設けられている。保護膜ＰＳＶ２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。
この液晶表示装置は、下部透明ガラス基板５ＵＢｌ側、
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ１両者間に液晶ＬＣを封入することによって
組み立てられる。
上部透明ガラス基板５ＵＢ２側の夫々の層を別々に形成
し、その後、上下透明ガラス基板５ＵＢＩ及び５ＵＢ２
を重ね合せ１両者間に液晶ＬＣを封入することによって
組み立てられる。
下部透明ガラス基板５ＵＢ１．上部透明ガラス基板５Ｕ
Ｂ２の夫々の外側の表面には偏光板ｐ。
Ｂ２の夫々の外側の表面には偏光板ｐ。
Ｌが形成されている。
このように構成される液晶表示装置は、形成工程中（Ｉ
造工程中又は組立工程中）において、走査信号線ＯＬ及
び外部端子ＧＰを形成した後、映像信号線ＧＬ及び外部
端子ＤＰを形成する工程と同一製造工程で各外部端子Ｇ
Ｐ、ＤＰ、図示していない共通外部端子（ＩｒＯ２に印
加されるコモン信号用外部端子）の夫々を短絡している
。各外部端子（総称してＰ）間はｎ°型半導体層ｄｏで
形成された短絡用配線ＳＳを介在させてＡＱ膜ｄ３で形
成された短絡用配線ＳＭを用いて短絡されている。ゴ型
半導体層ｄＯは各ＡＱ膜ｄ３と直列に接続されている。
造工程中又は組立工程中）において、走査信号線ＯＬ及
び外部端子ＧＰを形成した後、映像信号線ＧＬ及び外部
端子ＤＰを形成する工程と同一製造工程で各外部端子Ｇ
Ｐ、ＤＰ、図示していない共通外部端子（ＩｒＯ２に印
加されるコモン信号用外部端子）の夫々を短絡している
。各外部端子（総称してＰ）間はｎ°型半導体層ｄｏで
形成された短絡用配線ＳＳを介在させてＡＱ膜ｄ３で形
成された短絡用配線ＳＭを用いて短絡されている。ゴ型
半導体層ｄＯは各ＡＱ膜ｄ３と直列に接続されている。
短絡用配線ＳＭ及びＳＳは外部端子Ｐが形成される領域
内において各外部端子２間に延在させている。
内において各外部端子２間に延在させている。
前記短絡用配線ＳＳであるｎ°型半導体層ｄＯは。
薄膜トランジスタＴＰＴのソース電極ＳＤＩ、ドレイン
電極ＳＤ２の夫々の形成するｎ°型半導体層ｄＯと同一
製造工程で形成されている。したがって、前述のように
短絡用配線ＳＳは、ソース電極ＳＤＩ、ドレイン電極Ｓ
Ｄ２の夫々を形成する工程の内の一部の工程と同一製造
工程で形成されている。前記短絡用配線ＳＭであるＡＱ
ｆ４ｄ３は、薄膜トランジスタＴＰＴのソース電極ＳＤ
１． ドレイン電極ＳＤ２、映像信号線ＤＬの夫々を形
成するＡＱＩＩｉｄ３と同一製造工程で形成されている
。
電極ＳＤ２の夫々の形成するｎ°型半導体層ｄＯと同一
製造工程で形成されている。したがって、前述のように
短絡用配線ＳＳは、ソース電極ＳＤＩ、ドレイン電極Ｓ
Ｄ２の夫々を形成する工程の内の一部の工程と同一製造
工程で形成されている。前記短絡用配線ＳＭであるＡＱ
ｆ４ｄ３は、薄膜トランジスタＴＰＴのソース電極ＳＤ
１． ドレイン電極ＳＤ２、映像信号線ＤＬの夫々を形
成するＡＱＩＩｉｄ３と同一製造工程で形成されている
。
したがって、前述のように短絡用配線ＳＭは、ソース電
極ＳＤＩ、ドレイン電極ＳＤ２．映像信号線ＤＬの夫々
を形成する工程の内の一部の工程と同一製造工程で形成
されている。短絡用配線ＳＭであるＡＱ膜ｄ３は、例え
ばリン酸、硝酸及び酢酸の混合液でエツチングすること
ができ、各外部端子ＰのＣｒ膜ｇ１、ｄｌ、ＩＴＯ膜ｇ
２及びｄ２に対したエツチングに選択性を有している。
極ＳＤＩ、ドレイン電極ＳＤ２．映像信号線ＤＬの夫々
を形成する工程の内の一部の工程と同一製造工程で形成
されている。短絡用配線ＳＭであるＡＱ膜ｄ３は、例え
ばリン酸、硝酸及び酢酸の混合液でエツチングすること
ができ、各外部端子ＰのＣｒ膜ｇ１、ｄｌ、ＩＴＯ膜ｇ
２及びｄ２に対したエツチングに選択性を有している。
前記短絡用配線ＳＳのゴ型半導体層ｄＯは、光が照射さ
れるとフォトコン作用によって抵抗値が低減され、各外
部端子２間を短絡用配線ＳＭと共に短絡させることがで
きる。つまり、液晶表糸装置の形成工程中、特に静電気
が発生しやすいプラズマＣＶＤ法による絶縁膜の堆積工
程、ラビング処理工程、搬送工程等においては短絡用配
線ＳＭに常時光を照射し、各外部端子２間を短絡するこ
とによって、走査信号１ｉＧＬ−映像信号線ＤＬ間、ソ
ース電極ＳＤＩ又はドレイン電極５Ｄ２−ゲート電極Ｇ
Ｔ間等の絶縁が静電気で破壊される静電気破壊を防止す
ることができる。一方、前記短絡用配線ＳＳのｎ°型半
導体層ｄＯは、光が照射されないと、抵抗値が増大し、
各外部端子２間を実質的に絶縁分離することができる。
れるとフォトコン作用によって抵抗値が低減され、各外
部端子２間を短絡用配線ＳＭと共に短絡させることがで
きる。つまり、液晶表糸装置の形成工程中、特に静電気
が発生しやすいプラズマＣＶＤ法による絶縁膜の堆積工
程、ラビング処理工程、搬送工程等においては短絡用配
線ＳＭに常時光を照射し、各外部端子２間を短絡するこ
とによって、走査信号１ｉＧＬ−映像信号線ＤＬ間、ソ
ース電極ＳＤＩ又はドレイン電極５Ｄ２−ゲート電極Ｇ
Ｔ間等の絶縁が静電気で破壊される静電気破壊を防止す
ることができる。一方、前記短絡用配線ＳＳのｎ°型半
導体層ｄＯは、光が照射されないと、抵抗値が増大し、
各外部端子２間を実質的に絶縁分離することができる。
短終用配線ＳＳは例えば約１０［ＭΩ］程度に抵抗値を
増大させることができる。つまり、液晶表示装置の形成
工程中や形成工程の終了段に行われる電気的特性検査中
に光を照射しないで、各外部端子２間を見かけ上電気的
に分離することができるので、短絡用配線ＳＳが存在し
ていても前記電気的特性を検査することができる。電気
的特性検査としては走査信号線ＯＬ間、映像信号線ＤＬ
間あるいは走査信号線ＧＬと映像信号線ＤＬとの間の短
絡状態の検査、薄膜トランジスタＴＰＴの電気的特性検
査等である。
増大させることができる。つまり、液晶表示装置の形成
工程中や形成工程の終了段に行われる電気的特性検査中
に光を照射しないで、各外部端子２間を見かけ上電気的
に分離することができるので、短絡用配線ＳＳが存在し
ていても前記電気的特性を検査することができる。電気
的特性検査としては走査信号線ＯＬ間、映像信号線ＤＬ
間あるいは走査信号線ＧＬと映像信号線ＤＬとの間の短
絡状態の検査、薄膜トランジスタＴＰＴの電気的特性検
査等である。
このように、液晶表示装置の形成方法において、複数の
外部端子Ｐを形成する工程と同一製造工程で、前記外部
端子２間を少なくとも短絡用配線ＳＳ （ｎ型半導体層
ｄｏ）で電気的に接続することにより、液晶表示装置の
形成中に光を照射して前記短絡用配線ＳＳの抵抗値を低
減し、各外部端子２間を短絡することができるので、静
電気破壊を防止することができるとともに、液晶表示装
置の電気的特性検査中に、光を照射しないで短絡用配線
ＳＳの抵抗値を増大し、各外部端子２間を見かけ上電気
的に分離することができるので、前記電気的特性を検査
することができる。
外部端子Ｐを形成する工程と同一製造工程で、前記外部
端子２間を少なくとも短絡用配線ＳＳ （ｎ型半導体層
ｄｏ）で電気的に接続することにより、液晶表示装置の
形成中に光を照射して前記短絡用配線ＳＳの抵抗値を低
減し、各外部端子２間を短絡することができるので、静
電気破壊を防止することができるとともに、液晶表示装
置の電気的特性検査中に、光を照射しないで短絡用配線
ＳＳの抵抗値を増大し、各外部端子２間を見かけ上電気
的に分離することができるので、前記電気的特性を検査
することができる。
また、前記各外部端子２間を接続する短絡用配線ＳＳ又
は及び短絡用配線ＳＭは液晶表示部の薄膜トランジスタ
ＴＰＴで使用されるｎ°型半導体層ｄｏ又は及びＡＱ膜
ｄ３と同一製造工程で形成したので、前記各外部端子２
間を短絡するための短絡用配線ＳＳ又は及び短絡用配線
ＳＭを形成する工程に相当する分、形成工程数を低減す
ることができる。
は及び短絡用配線ＳＭは液晶表示部の薄膜トランジスタ
ＴＰＴで使用されるｎ°型半導体層ｄｏ又は及びＡＱ膜
ｄ３と同一製造工程で形成したので、前記各外部端子２
間を短絡するための短絡用配線ＳＳ又は及び短絡用配線
ＳＭを形成する工程に相当する分、形成工程数を低減す
ることができる。
また、前記各外部端子２間を接続する短絡用配線ＳＳ又
は及び短絡用配線ＳＭは前記各外部端子Ｐが形成される
領域内において形成したので、前記各外部端子２間を短
絡するための面積に相当する分、液晶表示部を面積を縮
小することができる。
は及び短絡用配線ＳＭは前記各外部端子Ｐが形成される
領域内において形成したので、前記各外部端子２間を短
絡するための面積に相当する分、液晶表示部を面積を縮
小することができる。
なお、液晶表示装置の形成工程の最終段においては、前
記各外部端子２間の短絡を解除している。
記各外部端子２間の短絡を解除している。
この短絡の解除は、短絡用配ｓＳＭを選択的に除去する
ことによって行なりれている。このように、前記各外部
端子２間は前記短絡用配線５Ｓ（ｒｉ’型半導体層ｄｏ
）及びそれに直列に接続された前記外部端子Ｐとエツチ
ング選択性を有する短絡用配線ＳＭ（ＡＱ膜ｄ３）で短
絡することにより、前記各外部端子２間を接続する短絡
用配線ＳＭを選択的にエツチングすることができるので
、例えばフォトリングラフィ技術を使用することなく、
各外部端子２間の短絡の解除を簡単に行うことができる
。
ことによって行なりれている。このように、前記各外部
端子２間は前記短絡用配線５Ｓ（ｒｉ’型半導体層ｄｏ
）及びそれに直列に接続された前記外部端子Ｐとエツチ
ング選択性を有する短絡用配線ＳＭ（ＡＱ膜ｄ３）で短
絡することにより、前記各外部端子２間を接続する短絡
用配線ＳＭを選択的にエツチングすることができるので
、例えばフォトリングラフィ技術を使用することなく、
各外部端子２間の短絡の解除を簡単に行うことができる
。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、本発明は前記短絡用配線ｓｓをｉ型半導体層Ａ
Ｓと同一製造工程で形成することができる。
Ｓと同一製造工程で形成することができる。
また、本発明は前記短絡用配線ＳＭを遮光膜ＬＳと同一
製造工程で形成することができる。
製造工程で形成することができる。
また、本発明は前記短絡用配ａＳＳを、外部端子ＧＰ及
びＤＰの夫々の形成後に形成してもよい。
びＤＰの夫々の形成後に形成してもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
液晶表示装置の形成工程中の静電気破壊を防止すること
ができるとともに、電気的特性検査を行うことができる
。
ができるとともに、電気的特性検査を行うことができる
。
また、前記液晶表示装置の液晶表示部の有効面積を向上
することができる。
することができる。
第１図は、本発明の一実施例である液晶表示装置の液晶
表示部及び外部端子領域を示す要部平面図。 第２図は、前記第１図のＩ−１切断線、ＩＩ −Ｉ！切
断線及び■−■切断線で切った断面図である。 図中、ＳＵＢ・・・透明ガラス基板、ＧＬ・・・走査信
号線、ｇｌ、ｄｉ−Ｃｒ膜、ｇ２．ｄ２−ＩＴＯ膜、ｄ
ｏ・・・ゴ型半導体層、ｄ３・・・ＡＱ膜、ＤＬ・・・
映像信号線、ＧＩ・・・絶縁膜、ＧＴ・・・ゲート電極
、ＡＳ・・・ｉ型半導体層、ＳＤＩ・・・ソース電極、
Ｓｎ２・・・ドレイン電極、ＰＳｖ・・・保護膜、ＬＳ
・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ・・・薄膜トラ
ンジスタ、ＧＰ、ＤＰ・・・外部端子、ＳＭ、ＳＳ・・
・短絡用配線である。
表示部及び外部端子領域を示す要部平面図。 第２図は、前記第１図のＩ−１切断線、ＩＩ −Ｉ！切
断線及び■−■切断線で切った断面図である。 図中、ＳＵＢ・・・透明ガラス基板、ＧＬ・・・走査信
号線、ｇｌ、ｄｉ−Ｃｒ膜、ｇ２．ｄ２−ＩＴＯ膜、ｄ
ｏ・・・ゴ型半導体層、ｄ３・・・ＡＱ膜、ＤＬ・・・
映像信号線、ＧＩ・・・絶縁膜、ＧＴ・・・ゲート電極
、ＡＳ・・・ｉ型半導体層、ＳＤＩ・・・ソース電極、
Ｓｎ２・・・ドレイン電極、ＰＳｖ・・・保護膜、ＬＳ
・・・遮光膜、ＬＣ・・・液晶、ＴＰＴ・・・薄膜トラ
ンジスタ、ＧＰ、ＤＰ・・・外部端子、ＳＭ、ＳＳ・・
・短絡用配線である。
Claims (1)
- 【特許請求の範囲】 １、透明ガラス基板の液晶表示部の外周囲の表面に走査
信号、映層信号の夫々が印加される複数の外部端子が配
列された液晶表示装置の形成方法において、前記複数の
外部端子を形成する工程と同一製造工程で又はその工程
の後に、前記外部端子間を半導体層で電気的に接続した
ことを特徴とする液晶表示装置の形成方法。 ２、前記各外部端子間は、前記半導体層及びそれに直列
に接続された前記外部端子とエッチング選択性を有する
金属層とで接続されていることを特徴とする特許請求の
範囲第１項に記載の液晶表示装置の形成方法。 ３、前記各外部端子間を接続する半導体層は、液晶表示
部の薄膜トランジスタで使用される半導体層と同一製造
工程で形成されていることを特徴とする特許請求の範囲
第１項又は第２項に記載の液晶表示装置の形成方法。 ４、前記各外部端子間を接続する半導体層及び金属層は
、前記各外部端子が形成される領域内において配置され
ていることを特徴とする特許請求の範囲第２項に記載の
液晶表示装置の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246188A JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246188A JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0261618A true JPH0261618A (ja) | 1990-03-01 |
| JP2735236B2 JP2735236B2 (ja) | 1998-04-02 |
Family
ID=16623019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21246188A Expired - Fee Related JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735236B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| EP0603972A1 (en) * | 1992-12-23 | 1994-06-29 | Philips Electronics Uk Limited | Imaging device with an electrostatic protection circuit |
| US6013923A (en) * | 1995-07-31 | 2000-01-11 | 1294339 Ontario, Inc. | Semiconductor switch array with electrostatic discharge protection and method of fabricating |
| US7335953B2 (en) | 2002-10-29 | 2008-02-26 | Seiko Epson Corporation | Circuit substrate, electro-optical device, and electronic apparatus |
| KR100877479B1 (ko) * | 2002-05-27 | 2009-01-07 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| JP2010230885A (ja) * | 2009-03-26 | 2010-10-14 | Mitsubishi Electric Corp | 液晶表示装置 |
-
1988
- 1988-08-29 JP JP21246188A patent/JP2735236B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04350825A (ja) * | 1991-05-29 | 1992-12-04 | Sanyo Electric Co Ltd | 液晶表示装置 |
| EP0603972A1 (en) * | 1992-12-23 | 1994-06-29 | Philips Electronics Uk Limited | Imaging device with an electrostatic protection circuit |
| US5371351A (en) * | 1992-12-23 | 1994-12-06 | U.S. Philips Corporation | Imaging device with electrostatic discharge protection |
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| US7335953B2 (en) | 2002-10-29 | 2008-02-26 | Seiko Epson Corporation | Circuit substrate, electro-optical device, and electronic apparatus |
| JP2010230885A (ja) * | 2009-03-26 | 2010-10-14 | Mitsubishi Electric Corp | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2735236B2 (ja) | 1998-04-02 |
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