JP2735236B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置、特に、アクティブ・マトリ
ックス方式で構成される液晶表示装置に適用して有効な
技術に関するものである。
ックス方式で構成される液晶表示装置に適用して有効な
技術に関するものである。
アクティブ・マトリックス方式の液晶表示装置の液晶
表示部にはマトリックス状の複数の画素を配置してい
る。各画素は水平方向に延在する複数の走査信号線（ゲ
ート信号線）とそれと交差する垂直方向に延在する複数
の映像信号線（ドレイン信号線）とで周囲を囲まれた領
域内に配置されている。前記走査信号線の一端部には走
査信号が印加される外部端子が、映像信号線の一端部に
は映像信号が印加される外部端子が夫々接続されてい
る。各外部端子は液晶表示部の外周に配列されている。
前記各画素は薄膜トランジスタ（TFT）と透明画素電極
との直列回路で構成されている。
表示部にはマトリックス状の複数の画素を配置してい
る。各画素は水平方向に延在する複数の走査信号線（ゲ
ート信号線）とそれと交差する垂直方向に延在する複数
の映像信号線（ドレイン信号線）とで周囲を囲まれた領
域内に配置されている。前記走査信号線の一端部には走
査信号が印加される外部端子が、映像信号線の一端部に
は映像信号が印加される外部端子が夫々接続されてい
る。各外部端子は液晶表示部の外周に配列されている。
前記各画素は薄膜トランジスタ（TFT）と透明画素電極
との直列回路で構成されている。
特開昭61−59475号公報に記載されるように、液晶表
示装置の形成工程中においては、前記外部端子は隣接す
る他の外部端子と一体に構成され短絡されている。具体
的には、走査信号用の外部端子、映像信号用の外部端
子、共通信号用の外部端子の夫々を共通に短絡してい
る。このように構成される液晶表示装置は、形成工程中
に誘発される静電気が外部端子に印加された場合でも、
各信号配線用（走査信号線と映像信号線との間等）の電
位が等しくなるので、静電気破壊を防止することができ
る特徴がある。前記静電気が発生する処理工程として
は、プラズマCVD法による絶縁膜の堆積工程、ラビング
処理工程、搬送工程等がある。
示装置の形成工程中においては、前記外部端子は隣接す
る他の外部端子と一体に構成され短絡されている。具体
的には、走査信号用の外部端子、映像信号用の外部端
子、共通信号用の外部端子の夫々を共通に短絡してい
る。このように構成される液晶表示装置は、形成工程中
に誘発される静電気が外部端子に印加された場合でも、
各信号配線用（走査信号線と映像信号線との間等）の電
位が等しくなるので、静電気破壊を防止することができ
る特徴がある。前記静電気が発生する処理工程として
は、プラズマCVD法による絶縁膜の堆積工程、ラビング
処理工程、搬送工程等がある。
走査信号線、映像信号線を短絡し静電気破壊を防止す
る先行技術は他にも、特開昭62−219662号、特開昭61−
79259号、特開昭59−208877号、特開昭59−143368号、
特開昭62−280891号、特開昭61−12268号、及び特開昭6
0−86587号公報がある。
る先行技術は他にも、特開昭62−219662号、特開昭61−
79259号、特開昭59−208877号、特開昭59−143368号、
特開昭62−280891号、特開昭61−12268号、及び特開昭6
0−86587号公報がある。
しかし、いずれの先行技術にも（１）走査信号線ある
いは映像信号線間を、光導電性を有する半導体層よりな
る、短絡用配線により電気的に接続し、液晶表示装置の
電気的特性検査工程では、上記短絡用配線を遮光するこ
とにより、上記短絡用配線の抵抗値を増大して、上記各
走査信号線あるいは各映像信号線間を電気的に分離する
点及び（２）走査信号線あるいは映像信号線の各外部端
子間を、上記外部端子とエッチング選択性のある金属よ
りなる、短絡用配線により電気的に接続し、上記短絡用
配線は液晶表示装置形成工程の後に選択的にエッチング
することにより、各走査信号線あるいは各映像信号線間
を電気的に分離する点の特徴は記載はない。
いは映像信号線間を、光導電性を有する半導体層よりな
る、短絡用配線により電気的に接続し、液晶表示装置の
電気的特性検査工程では、上記短絡用配線を遮光するこ
とにより、上記短絡用配線の抵抗値を増大して、上記各
走査信号線あるいは各映像信号線間を電気的に分離する
点及び（２）走査信号線あるいは映像信号線の各外部端
子間を、上記外部端子とエッチング選択性のある金属よ
りなる、短絡用配線により電気的に接続し、上記短絡用
配線は液晶表示装置形成工程の後に選択的にエッチング
することにより、各走査信号線あるいは各映像信号線間
を電気的に分離する点の特徴は記載はない。
しかしながら、前述の液晶表示装置は、形成工程中に
おいて、各外部端子間が短絡されているので、走査信号
線間、映像信号線間或は走査信号線と映像信号線との間
の短絡状態、薄膜トランジスタの特性等、電気的特性検
査を行うことができないという問題点があった。
おいて、各外部端子間が短絡されているので、走査信号
線間、映像信号線間或は走査信号線と映像信号線との間
の短絡状態、薄膜トランジスタの特性等、電気的特性検
査を行うことができないという問題点があった。
また、前記各外部端子間の短絡は外部端子が配置され
た領域と別のさらに外部端子よりも外周の領域に形成さ
れた金属層で行っているので、各外部端子間の短絡に要
する面積が大きく液晶表示部（有効画像形成領域）の面
積が低下するという問題点があった。
た領域と別のさらに外部端子よりも外周の領域に形成さ
れた金属層で行っているので、各外部端子間の短絡に要
する面積が大きく液晶表示部（有効画像形成領域）の面
積が低下するという問題点があった。
本発明の目的は、液晶表示装置において、形成工程中
の静電気破壊を防止すると共に、形成工程中に電気的特
性検査を行うことが可能な技術を提供することにある。
の静電気破壊を防止すると共に、形成工程中に電気的特
性検査を行うことが可能な技術を提供することにある。
本発明の他の目的は、前記液晶表示装置において、前
記目的を達成するための形成工程数を低減することが可
能な技術を提供することにある。
記目的を達成するための形成工程数を低減することが可
能な技術を提供することにある。
本発明の他の目的は、前記液晶表示装置において、液
晶表示部（有効画像形成領域）の面積を向上することが
可能な技術を提供することにある。
晶表示部（有効画像形成領域）の面積を向上することが
可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
（１）液晶表示装置の形成方法において、複数の外部端
子を形成する工程と同一製造工程で又はその工程の後
に、前記外部端子間を半導体層で電気的に接続する。
子を形成する工程と同一製造工程で又はその工程の後
に、前記外部端子間を半導体層で電気的に接続する。
（２）前記各外部端子間は前記半導体層及びそれに直列
に接続された前記外部端子とエッチング選択性を有する
金属層とで接続する。
に接続された前記外部端子とエッチング選択性を有する
金属層とで接続する。
（３）前記各外部端子間を接続する半導体層は液晶表示
部の薄膜トランジスタで使用される半導体層と同一製造
工程で形成する。また、前記金属層は信号配線と同一製
造工程で形成する。
部の薄膜トランジスタで使用される半導体層と同一製造
工程で形成する。また、前記金属層は信号配線と同一製
造工程で形成する。
（４）前記各外部端子間を接続する半導体層及び金属層
は前記外部端子が形成される領域内において配置する。
は前記外部端子が形成される領域内において配置する。
上述した手段（１）によれば、液晶表示装置の形成中
に、光を照射して前記半導体層の抵抗値を低減し、各外
部端子間を短絡することができるので、静電気破壊を防
止することができると共に、液晶表示装置の電気的特性
検査中に、光を照射しないで半導体層の抵抗値を増大
し、各外部端子間を見かけ上電気的に分離することがで
きるので、前記電気的特性を検査することができる。
に、光を照射して前記半導体層の抵抗値を低減し、各外
部端子間を短絡することができるので、静電気破壊を防
止することができると共に、液晶表示装置の電気的特性
検査中に、光を照射しないで半導体層の抵抗値を増大
し、各外部端子間を見かけ上電気的に分離することがで
きるので、前記電気的特性を検査することができる。
前記手段（２）によれば、前記各外部端子間を接続す
る金属層を選択的にエッチングすることができるので、
各外部端子間の短絡の解除を簡単に行うことができる。
る金属層を選択的にエッチングすることができるので、
各外部端子間の短絡の解除を簡単に行うことができる。
前記手段（３）によれば、前記外部端子間を短絡する
ための半導体層を形成する工程に相当する分、形成工程
数を低減することができる。また、前記金属層を形成す
る工程に相当する分、形成工程数を低減することができ
る。
ための半導体層を形成する工程に相当する分、形成工程
数を低減することができる。また、前記金属層を形成す
る工程に相当する分、形成工程数を低減することができ
る。
前記手段（４）によれば、前記各外部端子間を短絡す
るための面積に相当する分、液晶表示部の面積を縮小す
ることができる。
るための面積に相当する分、液晶表示部の面積を縮小す
ることができる。
以下、本発明の構成について、アクティブ・マトリッ
クス方式を採用する液晶表示装置に本発明を適用した一
実施例とともに説明する。
クス方式を採用する液晶表示装置に本発明を適用した一
実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の一実施例である液晶表示装置の液晶表示部及
び外部端子領域を第１図（要部平面図）で示す。そし
て、第１図のＩ−Ｉ切断線、II−II切断線及びIII−III
切断線で切った断面を第２図で示す。
び外部端子領域を第１図（要部平面図）で示す。そし
て、第１図のＩ−Ｉ切断線、II−II切断線及びIII−III
切断線で切った断面を第２図で示す。
第１図及び第２図に示すように、液晶表示装置は、1.
1［mm］程度の厚さを有する下部透明ガラス基板SUB1の
内側（液晶側）の表面上に薄膜トランジスタTFTを有し
ている。薄膜トランジスタTFTは、主に、ゲート電極G
T、ゲート絶縁膜として使用される絶縁膜GI、チャネル
形成領域として使用されるｉ型半導体層AS、ソース電極
（又はドレイン電極）SD1、ドレイン電極（又はソース
電極）SD2で構成されている。
1［mm］程度の厚さを有する下部透明ガラス基板SUB1の
内側（液晶側）の表面上に薄膜トランジスタTFTを有し
ている。薄膜トランジスタTFTは、主に、ゲート電極G
T、ゲート絶縁膜として使用される絶縁膜GI、チャネル
形成領域として使用されるｉ型半導体層AS、ソース電極
（又はドレイン電極）SD1、ドレイン電極（又はソース
電極）SD2で構成されている。
前記ゲート電極GTは、例えばスパッタ法で堆積したCr
膜g1を用い、約1000［Å］程度の膜厚で形成されてい
る。ゲート電極GTは、走査信号線（ゲート信号線又は水
平信号線）GLと同一製造工程（同一導電層）で形成さ
れ、走査信号線GLに一体化されている。走査信号線GLは
前記Cr膜g1上にITO膜g2を積層した複合膜で形成されて
いる。ITO膜g2は、スパッタ法で堆積し、約1000［Å］
程度の膜厚で形成する。このITO膜g2は、主に走査信号
線GLの抵抗値を低減し、走査信号の伝達速度を速くする
ように構成されている。前記ゲート電極GTは走査信号線
GLのうちの下層のCr膜g1と一体に構成されている。走査
信号線GLは、第１図に示すように水平方向に延在してお
り、垂直方向に複数本配置されている。
膜g1を用い、約1000［Å］程度の膜厚で形成されてい
る。ゲート電極GTは、走査信号線（ゲート信号線又は水
平信号線）GLと同一製造工程（同一導電層）で形成さ
れ、走査信号線GLに一体化されている。走査信号線GLは
前記Cr膜g1上にITO膜g2を積層した複合膜で形成されて
いる。ITO膜g2は、スパッタ法で堆積し、約1000［Å］
程度の膜厚で形成する。このITO膜g2は、主に走査信号
線GLの抵抗値を低減し、走査信号の伝達速度を速くする
ように構成されている。前記ゲート電極GTは走査信号線
GLのうちの下層のCr膜g1と一体に構成されている。走査
信号線GLは、第１図に示すように水平方向に延在してお
り、垂直方向に複数本配置されている。
前記走査信号線GLの少なくとも一端部は液晶表示装置
の液晶表示部の外周部分において外部端子GPに接続され
ている。この外部端子GPには走査信号が印加されるよう
に構成されている。外部端子GPは第１図において下部透
明ガラス基板SUB1の表面を垂直方向に複数配列されてい
る。外部端子GPは走査信号線GLと一体に構成されてい
る。すなわち、外部端子GPはCr膜g1上にITO膜g2を積層
した複合膜で構成されている。ITO膜g2は、Cr膜g1より
も大きなサイズで形成され、Cr膜g1を被覆するように構
成されている。
の液晶表示部の外周部分において外部端子GPに接続され
ている。この外部端子GPには走査信号が印加されるよう
に構成されている。外部端子GPは第１図において下部透
明ガラス基板SUB1の表面を垂直方向に複数配列されてい
る。外部端子GPは走査信号線GLと一体に構成されてい
る。すなわち、外部端子GPはCr膜g1上にITO膜g2を積層
した複合膜で構成されている。ITO膜g2は、Cr膜g1より
も大きなサイズで形成され、Cr膜g1を被覆するように構
成されている。
前記絶縁膜GIは、前記外部端子GPを除き、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えばプラズマCVD法で堆積させた窒化珪素膜を用
い、約3000［Å］程度の膜厚で形成されている。
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えばプラズマCVD法で堆積させた窒化珪素膜を用
い、約3000［Å］程度の膜厚で形成されている。
ｉ型半導体層ASはゲート絶縁膜GIの上層に島形状で構
成されている。ｉ型半導体層ASは、CVD法で堆積させた
非晶質珪素膜又は多結晶珪素膜で形成し、約2500［Å］
程度の膜厚で形成されている。ｉ型半導体層ASは主に薄
膜トランジスタTFTのチャネル形成領域として使用され
ている。
成されている。ｉ型半導体層ASは、CVD法で堆積させた
非晶質珪素膜又は多結晶珪素膜で形成し、約2500［Å］
程度の膜厚で形成されている。ｉ型半導体層ASは主に薄
膜トランジスタTFTのチャネル形成領域として使用され
ている。
ソース電極SD1、ドレイン電極SD2の夫々はｉ型半導体
層AS上に夫々離隔して設けられている。ソース電極SD1
とドレイン電極SD2とは回路のバイアス極性が変ると動
作上ソースとドレインが入れ替わる。つまり、薄膜トラ
ンジスタTFTは絶縁ゲート型電界効果トランジスタFETと
同様に双方向性で構成されている。
層AS上に夫々離隔して設けられている。ソース電極SD1
とドレイン電極SD2とは回路のバイアス極性が変ると動
作上ソースとドレインが入れ替わる。つまり、薄膜トラ
ンジスタTFTは絶縁ゲート型電界効果トランジスタFETと
同様に双方向性で構成されている。
ソース電極SD1、ドレイン電極SD2の夫々は、同一製造
工程で形成されており、例えばｉ型半導体層ASに接触す
る下層側から、n+型半導体層d0、Cr膜d1、ITO膜d2、Al
膜d3を順次積層した複合膜で構成されている。n+型半導
体層d0は、非晶質珪素膜又は多結晶珪素膜で形成され、
約500［Å］程度の膜厚で形成されている。n+型半導体
層はｉ型半導体層ASとCr膜d1との接触抵抗値を低減する
ように構成されている。前記Cr膜d1は、例えばスパッタ
法で堆積し、約600［Å］程度の膜厚で形成する。前記I
TO膜d2は、例えばスパッタ法で堆積し、約1200［Å］程
度の膜厚で形成する。このITO膜d2は主に透明電極ITO1
を形成するようになっている。前記Al膜d3は、例えばス
パッタ法で堆積し、約3500［Å］程度の膜厚で形成す
る。Al膜d3は、主に映像信号線DLの抵抗値を低減し、映
像信号の伝達速度を速くするように構成されている。
工程で形成されており、例えばｉ型半導体層ASに接触す
る下層側から、n+型半導体層d0、Cr膜d1、ITO膜d2、Al
膜d3を順次積層した複合膜で構成されている。n+型半導
体層d0は、非晶質珪素膜又は多結晶珪素膜で形成され、
約500［Å］程度の膜厚で形成されている。n+型半導体
層はｉ型半導体層ASとCr膜d1との接触抵抗値を低減する
ように構成されている。前記Cr膜d1は、例えばスパッタ
法で堆積し、約600［Å］程度の膜厚で形成する。前記I
TO膜d2は、例えばスパッタ法で堆積し、約1200［Å］程
度の膜厚で形成する。このITO膜d2は主に透明電極ITO1
を形成するようになっている。前記Al膜d3は、例えばス
パッタ法で堆積し、約3500［Å］程度の膜厚で形成す
る。Al膜d3は、主に映像信号線DLの抵抗値を低減し、映
像信号の伝達速度を速くするように構成されている。
前記映像信号線DLは、ソース電極SD1及びドレイン電
極SD2と同様に、n+型半導体層d0、Cr膜d1、ITO膜d2、Al
膜d3の夫々を順次積層した複合膜で形成されている。映
像信号線DLは、第１図に示すように走査信号線GLと交差
する垂直方向に延在し、水平方向に複数本配置されてい
る。
極SD2と同様に、n+型半導体層d0、Cr膜d1、ITO膜d2、Al
膜d3の夫々を順次積層した複合膜で形成されている。映
像信号線DLは、第１図に示すように走査信号線GLと交差
する垂直方向に延在し、水平方向に複数本配置されてい
る。
前記ソース電極SD1には、画素毎に設けられた透明電
極（透明画素電極）ITO1が接続されている。透明電極IT
O1は液晶表示部の画素電極の一方を構成する。透明電極
ITO1は絶縁膜GI上に設けられており、前記ITO膜d2で形
成されている。ドレイン電極SD2は、映像信号線DLと一
体に構成されている。
極（透明画素電極）ITO1が接続されている。透明電極IT
O1は液晶表示部の画素電極の一方を構成する。透明電極
ITO1は絶縁膜GI上に設けられており、前記ITO膜d2で形
成されている。ドレイン電極SD2は、映像信号線DLと一
体に構成されている。
前記映像信号線DLの少なくとも一端部は液晶表示装置
の液晶表示部の外周部分において外部端子DPに接続され
ている。この外部端子DPには映像信号が印加されるよう
に構成されている。外部端子DPは第１図において下部透
明ガラス基板SUB1の表面を水平方向に複数配列されてい
る。外部端子DPは映像信号線DLと一体に構成されてい
る。すなわち、外部端子DPはCr膜d1上にITO膜d2を積層
した複合膜で構成されている。ITO膜d2はCr膜d1よりも
大きなサイズで形成され、Cr膜d1を被覆するように構成
されている。
の液晶表示部の外周部分において外部端子DPに接続され
ている。この外部端子DPには映像信号が印加されるよう
に構成されている。外部端子DPは第１図において下部透
明ガラス基板SUB1の表面を水平方向に複数配列されてい
る。外部端子DPは映像信号線DLと一体に構成されてい
る。すなわち、外部端子DPはCr膜d1上にITO膜d2を積層
した複合膜で構成されている。ITO膜d2はCr膜d1よりも
大きなサイズで形成され、Cr膜d1を被覆するように構成
されている。
前記薄膜トランジスタTFT及び透明電極ITO1上には保
護膜PSV1が設けられている。保護膜PSV1は、主に薄膜ト
ランジスタTFTを湿気等から保護するために形成されて
おり、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えばプラズマCVD法で堆積した酸
化珪素膜や窒化珪素膜で形成され、約10000［Å］程度
の膜厚で形成されている。
護膜PSV1が設けられている。保護膜PSV1は、主に薄膜ト
ランジスタTFTを湿気等から保護するために形成されて
おり、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えばプラズマCVD法で堆積した酸
化珪素膜や窒化珪素膜で形成され、約10000［Å］程度
の膜厚で形成されている。
薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮光膜LSが設けられている。
遮光膜LSは、光に対する遮光性が高くしかも導電性を有
するように例えばAl膜（或はAl−Si,Al−Cu）、Cr膜等
で形成されており、スパッタ法で堆積し1000〜4000
［Å］程度の膜厚で形成されている。
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮光膜LSが設けられている。
遮光膜LSは、光に対する遮光性が高くしかも導電性を有
するように例えばAl膜（或はAl−Si,Al−Cu）、Cr膜等
で形成されており、スパッタ法で堆積し1000〜4000
［Å］程度の膜厚で形成されている。
液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。
下部配向膜ORI1は下部透明ガラス基板SUB1側の保護膜
PSV1の上部に形成される。
PSV1の上部に形成される。
上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明電極
（共通透明画素電極）ITO2及び前記上部配向膜ORI2が順
次積層して設けられている。
は、カラーフィルタFIL、保護膜PSV2、共通透明電極
（共通透明画素電極）ITO2及び前記上部配向膜ORI2が順
次積層して設けられている。
前記共通透明電極ITO2は、下部透明ガラス基板SUB1側
に画素毎に設けられた透明電極ITO1に対向し、隣接する
他の共通透明電極ITO2と一体に構成されている。
に画素毎に設けられた透明電極ITO1に対向し、隣接する
他の共通透明電極ITO2と一体に構成されている。
カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリソ
グラフィ技術を用いて行っている。
形成される染色基材を各画素毎に染料で染め分けること
により形成されている。染料の染め分けは、フォトリソ
グラフィ技術を用いて行っている。
保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。
この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。
下部透明ガラス基板SUB1、上部透明ガラス基板SUB2の
夫々の外側の表面には偏光板POLが形成されている。
夫々の外側の表面には偏光板POLが形成されている。
このように構成される液晶表示装置は、形成工程中
（製造工程中又は組立工程中）において、走査信号線GL
及び外部端子GPを形成した後、映像信号線GL及び外部端
子DPを形成する工程と同一製造工程で各外部端子GP、D
P、図示していない共通外部端子（ITO2に印加されるコ
モン信号用外部端子）の夫々を短絡している。各外部端
子（総称してＰ）間はn+型半導体層d0で形成された短絡
用配線SSを介在させてAl膜d3で形成された短絡用配線SM
を用いて短絡されている。n+型半導体層d0は各Al膜d3と
直列に接続されている。短絡用配線SM及びSSは外部端子
Ｐが形成される領域内において各外部端子Ｐ間に延在さ
せている。
（製造工程中又は組立工程中）において、走査信号線GL
及び外部端子GPを形成した後、映像信号線GL及び外部端
子DPを形成する工程と同一製造工程で各外部端子GP、D
P、図示していない共通外部端子（ITO2に印加されるコ
モン信号用外部端子）の夫々を短絡している。各外部端
子（総称してＰ）間はn+型半導体層d0で形成された短絡
用配線SSを介在させてAl膜d3で形成された短絡用配線SM
を用いて短絡されている。n+型半導体層d0は各Al膜d3と
直列に接続されている。短絡用配線SM及びSSは外部端子
Ｐが形成される領域内において各外部端子Ｐ間に延在さ
せている。
前記短絡用配線SSであるn+型半導体層d0は、薄膜トラ
ンジスタTFTのソース電極SD1、ドレイン電極SD2の夫々
の形成するn+型半導体層d0と同一製造工程で形成されて
いる。したがって、前述のように短絡用配線SSは、ソー
ス電極SD1、ドレイン電極SD2の夫々を形成する工程の内
の一部の工程と同一製造工程で形成されている。前記短
絡用配線SMであるAl膜d3は、薄膜トランジスタTFTのソ
ース電極SD1、ドレイン電極SD2、映像信号線DLの夫々を
形成するAl膜d3と同一製造工程で形成されている。した
がって、前述のように短絡用配線SMは、ソース電極SD
1、ドレイン電極SD2、映像信号線DLの夫々を形成する工
程の内の一部の工程と同一製造工程で形成されている。
短絡用配線SMであるAl膜d3は、例えばリン酸、硝酸及び
酢酸の混合液でエッチングすることができ、各外部端子
ＰのCr膜g1、d1、ITO膜g2及びd2に対したエッチングに
選択性を有している。
ンジスタTFTのソース電極SD1、ドレイン電極SD2の夫々
の形成するn+型半導体層d0と同一製造工程で形成されて
いる。したがって、前述のように短絡用配線SSは、ソー
ス電極SD1、ドレイン電極SD2の夫々を形成する工程の内
の一部の工程と同一製造工程で形成されている。前記短
絡用配線SMであるAl膜d3は、薄膜トランジスタTFTのソ
ース電極SD1、ドレイン電極SD2、映像信号線DLの夫々を
形成するAl膜d3と同一製造工程で形成されている。した
がって、前述のように短絡用配線SMは、ソース電極SD
1、ドレイン電極SD2、映像信号線DLの夫々を形成する工
程の内の一部の工程と同一製造工程で形成されている。
短絡用配線SMであるAl膜d3は、例えばリン酸、硝酸及び
酢酸の混合液でエッチングすることができ、各外部端子
ＰのCr膜g1、d1、ITO膜g2及びd2に対したエッチングに
選択性を有している。
前記短絡用配線SSのn+型半導体層d0は、光が照射され
るとフォトコン作用によって抵抗値が低減され、各外部
端子Ｐ間を短絡用配線SMと共に短絡させることができ
る。つまり、液晶表示装置の形成工程中、特に静電気が
発生しやすいプラズマCVD法による絶縁膜の堆積工程、
ラビング処理工程、搬送工程等においては短絡用配線SM
に常時光を照射し、各外部端子Ｐ間を短絡することによ
って、走査信号線GL−映像信号線DL間、ソース電極SD1
又はドレイン電極SD2−ゲート電極GT間等の絶縁が静電
気で破壊される静電気破壊を防止することができる。一
方、前記短絡用配線SSのn+型半導体層d0は、光が照射さ
れないと、抵抗値が増大し、各外部端子Ｐ間を実質的に
絶縁分離することができる。短絡用配線SSに例えば約10
［ＭΩ］程度に抵抗値を増大させることができる。つま
り、液晶表示装置の形成工程中や形成工程の終了段に行
われる電気的特性検査中に光を照射しないで、各外部端
子Ｐ間を見かけ上電気的に分離することができるので、
短絡用配線SSが存在していても前記電気的特性を検査す
ることができる。電気的特性検査としては走査信号線GL
間、映像信号線DL間あるいは走査信号線GLと映像信号線
DLとの間の短絡状態の検査、薄膜トランジスタTFTの電
気的特性検査等である。
るとフォトコン作用によって抵抗値が低減され、各外部
端子Ｐ間を短絡用配線SMと共に短絡させることができ
る。つまり、液晶表示装置の形成工程中、特に静電気が
発生しやすいプラズマCVD法による絶縁膜の堆積工程、
ラビング処理工程、搬送工程等においては短絡用配線SM
に常時光を照射し、各外部端子Ｐ間を短絡することによ
って、走査信号線GL−映像信号線DL間、ソース電極SD1
又はドレイン電極SD2−ゲート電極GT間等の絶縁が静電
気で破壊される静電気破壊を防止することができる。一
方、前記短絡用配線SSのn+型半導体層d0は、光が照射さ
れないと、抵抗値が増大し、各外部端子Ｐ間を実質的に
絶縁分離することができる。短絡用配線SSに例えば約10
［ＭΩ］程度に抵抗値を増大させることができる。つま
り、液晶表示装置の形成工程中や形成工程の終了段に行
われる電気的特性検査中に光を照射しないで、各外部端
子Ｐ間を見かけ上電気的に分離することができるので、
短絡用配線SSが存在していても前記電気的特性を検査す
ることができる。電気的特性検査としては走査信号線GL
間、映像信号線DL間あるいは走査信号線GLと映像信号線
DLとの間の短絡状態の検査、薄膜トランジスタTFTの電
気的特性検査等である。
このように、液晶表示装置の形成方法において、複数
の外部端子Ｐを形成する工程と同一製造工程で、前記外
部端子Ｐ間を少なくとも短絡用配線SS（n+型半導体層d
0）で電気的に接続することにより、液晶表示装置の形
成中に光を照射して前記短絡用配線SSの抵抗値を低減
し、各外部端子Ｐ間を短絡することができるので、静電
気破壊を防止することができるとともに、液晶表示装置
の電気的特性検査中に、光を照射しないで短絡用配線SS
の抵抗値を増大し、各外部端子Ｐ間を見かけ上電気的に
分離することができるので、前記電気的特性を検査する
ことができる。
の外部端子Ｐを形成する工程と同一製造工程で、前記外
部端子Ｐ間を少なくとも短絡用配線SS（n+型半導体層d
0）で電気的に接続することにより、液晶表示装置の形
成中に光を照射して前記短絡用配線SSの抵抗値を低減
し、各外部端子Ｐ間を短絡することができるので、静電
気破壊を防止することができるとともに、液晶表示装置
の電気的特性検査中に、光を照射しないで短絡用配線SS
の抵抗値を増大し、各外部端子Ｐ間を見かけ上電気的に
分離することができるので、前記電気的特性を検査する
ことができる。
また、前記各外部端子Ｐ間を接続する短絡用配線SS又
は及び短絡用配線SMは液晶表示部の薄膜トランジスタTF
Tで使用されるn+型半導体層d0又は及びAl膜d3と同一製
造工程で形成したので、前記各外部端子Ｐ間を短絡する
ための短絡用配線SS又は及び短絡用配線SMを形成する工
程に相当する分、形成工程数を低減することができる。
は及び短絡用配線SMは液晶表示部の薄膜トランジスタTF
Tで使用されるn+型半導体層d0又は及びAl膜d3と同一製
造工程で形成したので、前記各外部端子Ｐ間を短絡する
ための短絡用配線SS又は及び短絡用配線SMを形成する工
程に相当する分、形成工程数を低減することができる。
また、前記各外部端子Ｐ間を接続する短絡用配線SS又
は及び短絡用配線SMは前記各外部端子Ｐが形成される領
域内において形成したので、前記各外部端子Ｐ間を短絡
するための面積に相当する分、液晶表示部を面積を縮小
することができる。
は及び短絡用配線SMは前記各外部端子Ｐが形成される領
域内において形成したので、前記各外部端子Ｐ間を短絡
するための面積に相当する分、液晶表示部を面積を縮小
することができる。
なお、液晶表示装置の形成工程の最終段においては、
前記各外部端子Ｐ間の短絡を解除している。この短絡の
解除は、短絡用配線SMを選択的に除去することによって
行なわれている。このように、前記各外部端子Ｐ間は前
記短絡用配線SS（n+型半導体層d0）及びそれに直列に接
続された前記外部端子Ｐとエッチング選択性を有する短
絡用配線SM（Al膜d3）で短絡することにより、前記各外
部端子Ｐ間を接続する短絡用配線SMを選択的にエッチン
グすることができるので、例えばフォトリソグラフィ技
術を使用することなく、各外部端子Ｐ間の短絡の解除を
簡単に行うことができる。
前記各外部端子Ｐ間の短絡を解除している。この短絡の
解除は、短絡用配線SMを選択的に除去することによって
行なわれている。このように、前記各外部端子Ｐ間は前
記短絡用配線SS（n+型半導体層d0）及びそれに直列に接
続された前記外部端子Ｐとエッチング選択性を有する短
絡用配線SM（Al膜d3）で短絡することにより、前記各外
部端子Ｐ間を接続する短絡用配線SMを選択的にエッチン
グすることができるので、例えばフォトリソグラフィ技
術を使用することなく、各外部端子Ｐ間の短絡の解除を
簡単に行うことができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は前記短絡用配線SSをｉ型半導体層AS
と同一製造工程で形成することができる。
と同一製造工程で形成することができる。
また、本発明は前記短絡用配線SMを遮光膜LSと同一製
造工程で形成することができる。
造工程で形成することができる。
また、本発明は前記短絡用配線SSを、外部端子GP及び
DPの夫々の形成後に形成してもよい。
DPの夫々の形成後に形成してもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
液晶表示装置の形成工程中の静電気破壊を防止するこ
とができるとともに、電気的特性検査を行うことができ
る。
とができるとともに、電気的特性検査を行うことができ
る。
また、前記液晶表示装置の液晶表示部の有効面積を向
上することができる。
上することができる。
第１図は、本発明の一実施例である液晶表示装置の液晶
表示部及び外部端子領域を示す要部平面図、 第２図は、前記第１図のＩ−Ｉ切断線、II−II切断線及
びIII−III切断線で切った断面図である。 図中、SUB…透明ガラス基板、GL…走査信号線、g1,d1…
Cr膜、g2,d2…ITO膜、do…n+型半導体層、d3…Al膜、DL
…映像信号線、GI…絶縁膜、GT…ゲート電極、AS…ｉ型
半導体層、SD1…ソース電極、SD2…ドレイン電極、PSV
…保護膜、LS…遮光膜、LC…液晶、TFT…薄膜トランジ
スタ、GP,DP…外部端子、SM,SS…短絡用配線である。
表示部及び外部端子領域を示す要部平面図、 第２図は、前記第１図のＩ−Ｉ切断線、II−II切断線及
びIII−III切断線で切った断面図である。 図中、SUB…透明ガラス基板、GL…走査信号線、g1,d1…
Cr膜、g2,d2…ITO膜、do…n+型半導体層、d3…Al膜、DL
…映像信号線、GI…絶縁膜、GT…ゲート電極、AS…ｉ型
半導体層、SD1…ソース電極、SD2…ドレイン電極、PSV
…保護膜、LS…遮光膜、LC…液晶、TFT…薄膜トランジ
スタ、GP,DP…外部端子、SM,SS…短絡用配線である。
フロントページの続き (56)参考文献 特開 昭62−198826（ＪＰ，Ａ) 特開 昭62−283320（ＪＰ，Ａ) 特開 平１−303416（ＪＰ，Ａ)
Claims (8)
- 【請求項１】絶縁基板上に、複数の走査信号線及び映像
信号線を行及び列方向にそれぞれ配置するとともに、上
記各走査信号線及び各映像信号線の交差部分に対応し
て、液晶表示素子の画素電極と薄膜トランジスタよりな
る、画素をマトリックス状に形成してなる基板を用いる
液晶表示装置の製造方法であって、 上記各走査信号線あるいは各映像信号線間を、光導電性
を有する半導体層及びそれと直列に接続された金属より
なる、短絡用配線により電気的に接続し、 上記短絡用配線は上記液晶表示装置形成工程中に、光照
射により上記短絡用配線の抵抗を低下させるために、上
記半導体層を上記金属から露出させ、 上記液晶表示装置の電気的特性検査工程では、上記短絡
用配線に光を照射しないことにより、上記短絡用配線の
抵抗値を増大して、上記各走査信号線あるいは各映像信
号線間を電気的に分離することを特徴とする液晶表示装
置の製造方法。 - 【請求項２】上記液晶表示装置形成工程はプラズマCVD
法による絶縁膜堆積工程、ラビング処理工程、搬送工程
の内少なくとも１つを含むことを特徴とする特許請求の
範囲第１項記載の液晶表示装置の製造方法。 - 【請求項３】上記薄膜トランジスタはゲート電極、ゲー
ト絶縁膜、ｉ型半導体層、ソース電極及びドレイン電極
で構成され、上記ｉ型半導体層と上記ソース電極及びド
レイン電極間には接触抵抗値を低減するためのn+型半導
体層が設けられ、上記短絡用配線は上記n+型半導体層と
同時形成されることを特徴とする特許請求の範囲第１項
記載の液晶表示装置の製造方法。 - 【請求項４】上記薄膜トランジスタはゲート電極、ゲー
ト絶縁膜、ｉ型半導体層、ソース電極及びドレイン電極
で構成され、上記短絡用配線は上記ｉ型半導体層と同時
形成されることを特徴とする特許請求の範囲第１項記載
の液晶表示装置の製造方法。 - 【請求項５】絶縁性基板上に、複数の走査信号線及び映
像信号線を行及び列方向にそれぞれ配置するとともに、
上記各走査信号線及び各映像信号線の交差部分に対応し
て、液晶表示素子の画素電極と薄膜トランジスタよりな
る、画素をマトリックス状に形成してなり、上記各走査
信号線あるいは各映像信号線に電気的に接続される外部
端子を有する第１の基板と、該第１の基板に対向し共通
電極を有する第２の基板とよりなる液晶表示装置の製造
方法であって、 上記走査信号線あるいは映像信号線の各外部端子間を、
上記外部端子とエッチング選択性のある金属とそれと直
列に接続された半導体層よりなる、短絡用配線により電
気的に接続し、 上記短絡用配線の金属は上記液晶表示装置形成工程の後
に、上記外部端子を残して、選択的にエッチングするこ
とにより、上記各走査信号線あるいは各映像信号線間を
電気的に分離することを特徴とする液晶表示装置の製造
方法。 - 【請求項６】上記液晶表示装置形成工程はプラズマCVD
法による絶縁膜堆積工程、ラビング処理工程、搬送工程
の内少なくとも１つを含むことを特徴とする特許請求の
範囲第５項記載の液晶表示装置の製造方法。 - 【請求項７】上記短絡用配線は上記外部端子が形成する
領域内に設けることを特徴とする特許請求の範囲第５項
記載の液晶表示装置の製造方法。 - 【請求項８】上記薄膜トランジスタはゲート電極、ゲー
ト絶縁膜、ｉ型半導体層、ソース電極及びドレイン電極
で構成され、上記外部端子は上記画素電極と同時形成さ
れ、上記短絡用配線は上記ソース電極及びドレイン電極
と同時形成されることを特徴とする特許請求の範囲第５
項記載の液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246188A JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21246188A JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0261618A JPH0261618A (ja) | 1990-03-01 |
| JP2735236B2 true JP2735236B2 (ja) | 1998-04-02 |
Family
ID=16623019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21246188A Expired - Fee Related JP2735236B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735236B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2714270B2 (ja) * | 1991-05-29 | 1998-02-16 | 三洋電機株式会社 | 液晶表示装置 |
| GB9226890D0 (en) * | 1992-12-23 | 1993-02-17 | Philips Electronics Uk Ltd | An imaging device |
| DE69528384D1 (de) * | 1995-07-31 | 2002-10-31 | Fire Technology Inc | Halbleiterschaltermatrix mit schutz vor elektrischer entladung und herstellungsverfahren |
| KR100877479B1 (ko) * | 2002-05-27 | 2009-01-07 | 엘지디스플레이 주식회사 | 액정표시패널 및 그 제조 방법 |
| JP3794368B2 (ja) | 2002-10-29 | 2006-07-05 | セイコーエプソン株式会社 | Ｅｌ表示装置 |
| JP5279574B2 (ja) * | 2009-03-26 | 2013-09-04 | 三菱電機株式会社 | 液晶表示装置 |
-
1988
- 1988-08-29 JP JP21246188A patent/JP2735236B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0261618A (ja) | 1990-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |