JPS6265455A - 表示装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は単純型あるいはアクティブ匿のマトリックス表
示装置に関する。
示装置に関する。
第３図（ａｌ 、 （ｂ）、第４図体） 、 （ｂ）は
従来の液晶表示装置の構成とその問題点を示す結線図お
よび断面図である。
従来の液晶表示装置の構成とその問題点を示す結線図お
よび断面図である。
第３図（ａ） ｌ （ｂ）は単純（トッド）マトリック
ス型液晶表示装置である。一方の基板に仲アドレス配４
ｍ（２−２ｔｔ２ｚ＊２ａ・・・・）を他方の基板には
データ配線（５、５１＊ ５２・・・・）をそれぞれ透
明導電体からなる配線パターンを形成し、この２枚の基
板を配線パターンが互いに対向するように所定のすき間
を持って保持しこのすき間に液晶（１０）を注入する。
ス型液晶表示装置である。一方の基板に仲アドレス配４
ｍ（２−２ｔｔ２ｚ＊２ａ・・・・）を他方の基板には
データ配線（５、５１＊ ５２・・・・）をそれぞれ透
明導電体からなる配線パターンを形成し、この２枚の基
板を配線パターンが互いに対向するように所定のすき間
を持って保持しこのすき間に液晶（１０）を注入する。
この液晶（１０）の電気信号印加で効率の良い光シヤツ
タ作用を高めるためにはこれらの配線パターン上に液晶
の配向ｉｌｌ （９） ｔ−形成し回転ラビング法等を
用いて配向処理を施こすことが必要である。
タ作用を高めるためにはこれらの配線パターン上に液晶
の配向ｉｌｌ （９） ｔ−形成し回転ラビング法等を
用いて配向処理を施こすことが必要である。
しかしながらこの配向処理工程に於いて、例えばアドレ
ス配線（２ｔ ２ｉ ＊ ２ｚ ＃ ２３・・・・）相
互には極くわずかなキャパシタ成分（Ｃｔ ）が存在す
るため何らかの電位差を持っている。また配向処理用の
回転ドラム（１２）は所定の電位を持っており、基板に
接する際に配線間に蓄えられた電荷の急激な移動が起り
配線が焼切れる問題があった。
ス配線（２ｔ ２ｉ ＊ ２ｚ ＃ ２３・・・・）相
互には極くわずかなキャパシタ成分（Ｃｔ ）が存在す
るため何らかの電位差を持っている。また配向処理用の
回転ドラム（１２）は所定の電位を持っており、基板に
接する際に配線間に蓄えられた電荷の急激な移動が起り
配線が焼切れる問題があった。
また従来第４図（ａ）、（ｂ）に示すようなアクティブ
・マトリックス型の液晶表示装置にも同様の欠陥が発生
していた。すなわち、この基板構造では同一基板上にア
ドレス配線（ｚ ｅ ２ｔ ｅ ２２ ＃ ２ａ・・・
・）と絶縁ＩＡ（３）を介して交差するデータ配線（ｓ
ｙ ５ｔ ＃５２、・・・・）が具備されている。ア
ドレス配線（２、２１。
・マトリックス型の液晶表示装置にも同様の欠陥が発生
していた。すなわち、この基板構造では同一基板上にア
ドレス配線（ｚ ｅ ２ｔ ｅ ２２ ＃ ２ａ・・・
・）と絶縁ＩＡ（３）を介して交差するデータ配線（ｓ
ｙ ５ｔ ＃５２、・・・・）が具備されている。ア
ドレス配線（２、２１。
２２ ｅ ２ｓ ｐ・・・・）とデータ配線（５、５１
ｔ ５Ｌ・・・・）の各交点には薄膜トランジスタ（８
）が設けられておシ、アドレス配線（２＊ ２１ ｅ
２２ ｔ ２３ ｓ・・・・）の信号走査で薄膜トラン
ジスタ（８）がＯＮのときデータ配線（５、５１、５２
、・・・・）の画像情報がソース電極（５１）から半導
体薄膜パターン（４）のチャンネルを通ってドレイン電
極（５２）および画素電極（６）に送られる。そうして
各薄膜トランジスタ（８）がＯＦＦのと色この画素電極
（６）と対向電極（１１）との間の液晶（１０）に電荷
が保持されスタティック表示が出来るのでアクティブマ
トリックス型の液晶表示装置では対向基板は単なる透明
溝１ｔＭＡからなるコモン電極だけでよくパターンを必
要としない。
ｔ ５Ｌ・・・・）の各交点には薄膜トランジスタ（８
）が設けられておシ、アドレス配線（２＊ ２１ ｅ
２２ ｔ ２３ ｓ・・・・）の信号走査で薄膜トラン
ジスタ（８）がＯＮのときデータ配線（５、５１、５２
、・・・・）の画像情報がソース電極（５１）から半導
体薄膜パターン（４）のチャンネルを通ってドレイン電
極（５２）および画素電極（６）に送られる。そうして
各薄膜トランジスタ（８）がＯＦＦのと色この画素電極
（６）と対向電極（１１）との間の液晶（１０）に電荷
が保持されスタティック表示が出来るのでアクティブマ
トリックス型の液晶表示装置では対向基板は単なる透明
溝１ｔＭＡからなるコモン電極だけでよくパターンを必
要としない。
しかしながらゲー）１極（２１）と半導体薄膜・くター
ン（４）およびソース電極（５１）若しくはドレイン電
極（５２）との間のゲート絶縁ｉｌｌ （３）はキャパ
シタ成分ＣＧ８．ＣＧＤをもっているために、 ＴＦＴ
アレイを形成した後に液晶の配向処理を施こすと回転ラ
ビング法等で発生する静電気によってゲート絶縁膜（３
）が破壊されやすく製造歩留シが極めて惑った。
ン（４）およびソース電極（５１）若しくはドレイン電
極（５２）との間のゲート絶縁ｉｌｌ （３）はキャパ
シタ成分ＣＧ８．ＣＧＤをもっているために、 ＴＦＴ
アレイを形成した後に液晶の配向処理を施こすと回転ラ
ビング法等で発生する静電気によってゲート絶縁膜（３
）が破壊されやすく製造歩留シが極めて惑った。
本発明は上述した従来の問題点を解決し、マトリックス
型液晶表示装置の製造工程や完成後に於ける取扱いの際
に発生する静電気に対し表示装置の欠陥を未然に防ぐこ
とのできる液晶表示装置を提供するものである。
型液晶表示装置の製造工程や完成後に於ける取扱いの際
に発生する静電気に対し表示装置の欠陥を未然に防ぐこ
とのできる液晶表示装置を提供するものである。
すなわち本発明は、トッドマトリックス型或いはアクテ
ィブマトリックス型表示ｉｆｆのマトリックス配線相互
を基板周辺の端子付近もしくは表示としての機能を損な
わない領域に設けた高抵抗接続体で短絡されており、ま
た、この高抵抗接続体はその一部で所定の電位が与えら
れている。
ィブマトリックス型表示ｉｆｆのマトリックス配線相互
を基板周辺の端子付近もしくは表示としての機能を損な
わない領域に設けた高抵抗接続体で短絡されており、ま
た、この高抵抗接続体はその一部で所定の電位が与えら
れている。
このように本発明ではマトリックス配線相互を接続する
高抵抗接続体を具備することによシ、表示駆動の為の信
号走査時間よりも長い時間をかけた状態ではマトリック
ス配線相互の電気量の平衡が行なわれ、従っ°て製造工
程中に於ける静電気発生でマトリックス配線の欠陥を発
生させないばかりでなく表示装置として完成した後の取
扱い上の静電気や表示装置の始動時に於ける電源投入の
スパイク発生に対しても欠陥となることを防止すること
ができる。
高抵抗接続体を具備することによシ、表示駆動の為の信
号走査時間よりも長い時間をかけた状態ではマトリック
ス配線相互の電気量の平衡が行なわれ、従っ°て製造工
程中に於ける静電気発生でマトリックス配線の欠陥を発
生させないばかりでなく表示装置として完成した後の取
扱い上の静電気や表示装置の始動時に於ける電源投入の
スパイク発生に対しても欠陥となることを防止すること
ができる。
以下第１図の平面図および第２図の断面図を併用して本
発明の一実施例について説明する。
発明の一実施例について説明する。
先ず厚さ約１＋ｗ＋のガラス板からなる透明な絶縁基板
（１）上Ｋ例えばＭＯ等の金属を真空蒸ｊｌｌ法やスパ
ッタ法により約１０００人材着し、ホトレジストによっ
てパターン化してアドレス配線（２）およびゲート電極
（２１）を形成する。次に例えば８ｉ０２等の絶縁膜（
３）をスパッタ法やＣＶＤ法により約ｚｏｏｏＸｏ膜厚
でその表面５！：覆う。さらにこのあと例えばプラズマ
、光、マイクロ波、熱等によるＣＶＤ法により約ｚｏｏ
ｏＫのａ−８ｉ （アモルファスシリコン）と例えばフ
ォスフインをドープしたｎ＋ａ−８３を約５００λ連続
付看し、絶縁膜（３）を介したゲート電極（２１）上の
チャンネル領域となる半導体薄膜パターン（４）および
基板周辺の部分上に高抵抗接続体（７）を形成する。こ
のめと例えば約１ｏｏｏｌのＩＴＯ等の透明導電膜から
なる画素電極（６）を形成し、次いで約５ｏｏｆのＭｏ
と約１μｍのアルきニウムを連続的に付着しホトレジス
トを用いてデータ配ａ（５）、ソース電極（５１）、ド
レイン電極（５２）およびアドレス配＠ （２）の周辺
配線パッド（２２）を形成する。そしてソース電極（５
１）とドレイン電極（５２）の間の半導体薄膜パターン
（４）上のｎ”ａ−８ｉだけを除去してＴＰＴのチャン
ネル領域を作ればアクティブマトリックス型の表示基板
が完成する。このあとこの基板表面に配向膜例えば約１
ｏｏｏＫのポリイミド膜を形成しラビング法により処理
を施こす。このラビング処理に際し高抵抗接続体（７）
から電極（７０）を取り出し、この電極（７０）を接地
しておくことで静電気によるゲート絶縁膜（３）やアド
レス配線（２）およびデータ配線（５）の破壊が確実に
防止できた。
（１）上Ｋ例えばＭＯ等の金属を真空蒸ｊｌｌ法やスパ
ッタ法により約１０００人材着し、ホトレジストによっ
てパターン化してアドレス配線（２）およびゲート電極
（２１）を形成する。次に例えば８ｉ０２等の絶縁膜（
３）をスパッタ法やＣＶＤ法により約ｚｏｏｏＸｏ膜厚
でその表面５！：覆う。さらにこのあと例えばプラズマ
、光、マイクロ波、熱等によるＣＶＤ法により約ｚｏｏ
ｏＫのａ−８ｉ （アモルファスシリコン）と例えばフ
ォスフインをドープしたｎ＋ａ−８３を約５００λ連続
付看し、絶縁膜（３）を介したゲート電極（２１）上の
チャンネル領域となる半導体薄膜パターン（４）および
基板周辺の部分上に高抵抗接続体（７）を形成する。こ
のめと例えば約１ｏｏｏｌのＩＴＯ等の透明導電膜から
なる画素電極（６）を形成し、次いで約５ｏｏｆのＭｏ
と約１μｍのアルきニウムを連続的に付着しホトレジス
トを用いてデータ配ａ（５）、ソース電極（５１）、ド
レイン電極（５２）およびアドレス配＠ （２）の周辺
配線パッド（２２）を形成する。そしてソース電極（５
１）とドレイン電極（５２）の間の半導体薄膜パターン
（４）上のｎ”ａ−８ｉだけを除去してＴＰＴのチャン
ネル領域を作ればアクティブマトリックス型の表示基板
が完成する。このあとこの基板表面に配向膜例えば約１
ｏｏｏＫのポリイミド膜を形成しラビング法により処理
を施こす。このラビング処理に際し高抵抗接続体（７）
から電極（７０）を取り出し、この電極（７０）を接地
しておくことで静電気によるゲート絶縁膜（３）やアド
レス配線（２）およびデータ配線（５）の破壊が確実に
防止できた。
尚、本発明の実施例では製造上簡略化する為に半導体薄
膜パターン（４）と同じニーで作り上げているが、構造
上この位置にある必要はなく、任意な１鵬で作り上げる
ことができる。
膜パターン（４）と同じニーで作り上げているが、構造
上この位置にある必要はなく、任意な１鵬で作り上げる
ことができる。
また、本発明の実施例では基板周辺の端子配設領域に高
抵抗体を設けているが結線上さしつかえない限り表示部
内に設けてもよい。更に１この高抵抗体の材料は半導体
薄膜に限らず金属のように比較的導電性の曳い材料を使
う場合にあっては高抵抗となるように薄くしたりパター
ンを細くして得ることもできる。要するに本発明で定義
する高抵抗体とはマトリックス配線の端子に加える入力
信号が隣り合った端子からの信号量に影響されない値と
すればよい。
抵抗体を設けているが結線上さしつかえない限り表示部
内に設けてもよい。更に１この高抵抗体の材料は半導体
薄膜に限らず金属のように比較的導電性の曳い材料を使
う場合にあっては高抵抗となるように薄くしたりパター
ンを細くして得ることもできる。要するに本発明で定義
する高抵抗体とはマトリックス配線の端子に加える入力
信号が隣り合った端子からの信号量に影響されない値と
すればよい。
第１図、第２図は本発明による液晶表示装置の一実施例
を示す部分平面図および断面図、第３図は本発明の他の
実施例を示す斯園図、第４図Ｘ率飯麿は従来の液晶表示
装置を示す ゛。 南回である。 １・・・絶Ａ性基板 ２ 、２１ 、２２・・・・２ｎ・・・アドレス配線２
１・・・ゲート電極 ２２・・・アドレス配線パッド ３・・・ゲート絶縁膜 ４・・・半導体薄膜パターン ５・・・データ配線 ５１・・・ソース電極 ５２・・・ドレイン成極 ５３・・・データ配線パッド ロ・・・画素電極 ７・・・高抵抗接続体 ７０・・・高抵抗接続体のＷ１極 ８・・・薄膜トランジスタ ９・・・配向膜 １０・・・液晶 １１・・・コモンＷＬ極
を示す部分平面図および断面図、第３図は本発明の他の
実施例を示す斯園図、第４図Ｘ率飯麿は従来の液晶表示
装置を示す ゛。 南回である。 １・・・絶Ａ性基板 ２ 、２１ 、２２・・・・２ｎ・・・アドレス配線２
１・・・ゲート電極 ２２・・・アドレス配線パッド ３・・・ゲート絶縁膜 ４・・・半導体薄膜パターン ５・・・データ配線 ５１・・・ソース電極 ５２・・・ドレイン成極 ５３・・・データ配線パッド ロ・・・画素電極 ７・・・高抵抗接続体 ７０・・・高抵抗接続体のＷ１極 ８・・・薄膜トランジスタ ９・・・配向膜 １０・・・液晶 １１・・・コモンＷＬ極
Claims (5)
- （１）複数本のアドレス配線と、このアドレス配線と液
晶もしくは絶縁膜を介して直交する複数本のデータ配線
によりマトリックス構成される表示装置において、 複数本のアドレス配線および複数本のデータ配線もしく
は少なくともアドレス配線とデータ配線のいずれか一方
の配線相互が所定箇所で高抵抗接続体で短絡されている
ことを特徴とする表示装置。 - （２）前記高抵抗接続体は所要箇所で接地されているこ
とを特徴とする特許請求の範囲第１項記載の表示装置。 - （３）前記高抵抗接続体が半導体薄膜より構成されるこ
とを特徴とする特許請求の範囲第１項記載の表示装置。 - （４）前記半導体薄膜がリンドープアモルファスシリコ
ンであることを特徴とする特許請求の範囲第１項記載の
表示装置。 - （５）前記高抵抗接続体が、金属薄膜（Ｍｏ、Ｔａ、Ａ
ｌ）より構成されることを特徴とする特許請求の範囲第
１項記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204405A JPH07112069B2 (ja) | 1985-09-18 | 1985-09-18 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204405A JPH07112069B2 (ja) | 1985-09-18 | 1985-09-18 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265455A true JPS6265455A (ja) | 1987-03-24 |
| JPH07112069B2 JPH07112069B2 (ja) | 1995-11-29 |
Family
ID=16489998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204405A Expired - Lifetime JPH07112069B2 (ja) | 1985-09-18 | 1985-09-18 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112069B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| EP0423824A2 (en) * | 1989-10-20 | 1991-04-24 | Hosiden Corporation | Active matrix liquid crystal display element |
| EP0629895A2 (en) * | 1993-06-21 | 1994-12-21 | International Business Machines Corporation | Liquid crystal display device |
| EP0668526A2 (en) * | 1994-02-08 | 1995-08-23 | International Business Machines Corporation | A liquid crystal display device |
| US5691787A (en) * | 1995-08-25 | 1997-11-25 | Sharp Kabushiki Kaisha | Active matrix type LCD having short resistors made of microcrystalline n+Si |
| KR100362703B1 (ko) * | 1999-11-11 | 2002-11-29 | 삼성전자 주식회사 | 박막트랜지스터 제조방법 |
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| JPS58116573A (ja) * | 1981-12-29 | 1983-07-11 | セイコーエプソン株式会社 | マトリックス表示装置の製造方法 |
| JPS59126663A (ja) * | 1983-01-11 | 1984-07-21 | Seiko Epson Corp | 半導体装置 |
| JPS60251665A (ja) * | 1984-05-28 | 1985-12-12 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPS61121080A (ja) * | 1984-11-19 | 1986-06-09 | 松下電器産業株式会社 | 薄膜トランジスタアレイの製造方法 |
-
1985
- 1985-09-18 JP JP60204405A patent/JPH07112069B2/ja not_active Expired - Lifetime
Patent Citations (4)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112069B2 (ja) | 1995-11-29 |
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