JPH06130419A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
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- JPH06130419A JPH06130419A JP28329592A JP28329592A JPH06130419A JP H06130419 A JPH06130419 A JP H06130419A JP 28329592 A JP28329592 A JP 28329592A JP 28329592 A JP28329592 A JP 28329592A JP H06130419 A JPH06130419 A JP H06130419A
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- short
- gate
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Abstract
(57)【要約】
【目的】アクティブマトリクス基板の回路構成におい
て、耐静電気対策が施され、かつ、製造工程途中での電
気的検査や測定が可能な回路構成にする。 【構成】ゲート信号配線間のショートリングとソース信
号配線間のショートリングとの間に抵抗体が接続されて
いるため、各ショートリングに異なった電圧を印加で
き、従って、ゲート配線、ソース配線、および各素子の
それぞれに異なった電圧を印加できる。
て、耐静電気対策が施され、かつ、製造工程途中での電
気的検査や測定が可能な回路構成にする。 【構成】ゲート信号配線間のショートリングとソース信
号配線間のショートリングとの間に抵抗体が接続されて
いるため、各ショートリングに異なった電圧を印加で
き、従って、ゲート配線、ソース配線、および各素子の
それぞれに異なった電圧を印加できる。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置等の表示
装置に使用されるアクティブマトリクス基板に関する。
装置に使用されるアクティブマトリクス基板に関する。
【０００２】
【従来の技術】液晶表示装置等の表示装置に使用される
アクティブマトリクス基板は、一般に図４に示すような
構成をとる。
アクティブマトリクス基板は、一般に図４に示すような
構成をとる。
【０００３】ガラス等の絶縁性基板２０１上に複数のゲ
ート信号配線２０２とこれに概ね直交するように複数の
ソース信号配線２０３が形成されている。各配線２０
２、２０３が囲むそれぞれの領域には、各配線２０２、
２０３の交点に近接して各配線２０２、２０３のそれぞ
れに接続された薄膜トランジスタ等のアクティブ素子２
０４と、各アクティブ素子２０４に接続された絵素電極
２０５が設けられている。また、アクティブ素子２０４
に接続してストレージキャパシタ２０６がそれぞれ設け
られており、ストレージキャパシタ用配線２０７が配設
されている。このようなアクティブマトリクス基板で
は、特に液晶表示装置に適用する際に、その製造工程に
おいて液晶分子を配向させるための配向膜のラビング処
理等静電気が発生し、各配線間やアクティブ素子部分で
静電気による絶縁破壊や電気的特性の変動が生ずる場合
がある。これらを防ぐために図５に示すように、全ての
ゲート配線２０２、ソース配線２０３およびストレージ
キャパシタ用配線２０７同士を接続するショートリング
３０１が設けられている。
ート信号配線２０２とこれに概ね直交するように複数の
ソース信号配線２０３が形成されている。各配線２０
２、２０３が囲むそれぞれの領域には、各配線２０２、
２０３の交点に近接して各配線２０２、２０３のそれぞ
れに接続された薄膜トランジスタ等のアクティブ素子２
０４と、各アクティブ素子２０４に接続された絵素電極
２０５が設けられている。また、アクティブ素子２０４
に接続してストレージキャパシタ２０６がそれぞれ設け
られており、ストレージキャパシタ用配線２０７が配設
されている。このようなアクティブマトリクス基板で
は、特に液晶表示装置に適用する際に、その製造工程に
おいて液晶分子を配向させるための配向膜のラビング処
理等静電気が発生し、各配線間やアクティブ素子部分で
静電気による絶縁破壊や電気的特性の変動が生ずる場合
がある。これらを防ぐために図５に示すように、全ての
ゲート配線２０２、ソース配線２０３およびストレージ
キャパシタ用配線２０７同士を接続するショートリング
３０１が設けられている。
【０００４】このショートリング３０１はカラーフィル
ター等の対向基板を貼り合わせ、液晶を注入する等、液
晶パネル製造工程の最終段階において除去される。
ター等の対向基板を貼り合わせ、液晶を注入する等、液
晶パネル製造工程の最終段階において除去される。
【０００５】
【発明が解決しようとする課題】上記のようなアクティ
ブマトリクス基板では、製造工程の途中でアクティブ素
子の特性検査あるいはゲート信号配線２０２、ソース信
号配線２０３、ストレージキャパシタ用配線２０７間の
ショート検査等の電気的特性の測定を行おうとしても、
ショートリング３０１により、全ての配線が電気的に接
続されているために、ゲート信号配線２０２、ソース信
号配線２０３、およびストレージキャパシタ配線２０７
のそれぞれに異なった電位を印加することができず、製
造工程途中での検査や測定が困難である。
ブマトリクス基板では、製造工程の途中でアクティブ素
子の特性検査あるいはゲート信号配線２０２、ソース信
号配線２０３、ストレージキャパシタ用配線２０７間の
ショート検査等の電気的特性の測定を行おうとしても、
ショートリング３０１により、全ての配線が電気的に接
続されているために、ゲート信号配線２０２、ソース信
号配線２０３、およびストレージキャパシタ配線２０７
のそれぞれに異なった電位を印加することができず、製
造工程途中での検査や測定が困難である。
【０００６】本発明はこのような従来技術の課題を克服
するためになされたものであり、アクティブマトリクス
基板の製造工程途中での電気的測定や検査を可能とし、
不良基板の早期選別や工程不良の早期発見を可能にする
ことを目的とする。
するためになされたものであり、アクティブマトリクス
基板の製造工程途中での電気的測定や検査を可能とし、
不良基板の早期選別や工程不良の早期発見を可能にする
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、絶縁性基板上に平行に配設される複数の
ゲート配線と、各ゲート配線に直交して配設される複数
のソース配線と、隣接する各ゲート配線および隣接する
ソース配線とが囲むそれぞれの領域にアクティブ素子を
介して設けられる絵素電極と、前記ゲート配線の全部ま
たはいくつかを共通に接続して同電位とする第１のショ
ートリングと、前記ソース配線の全部またはいくつかを
共通に接続して同電位とする第２のショートリングと、
第１および第２のショートリングを接続する抵抗体と、
を有しており、そのことにより上記目的が達成される。
リクス基板は、絶縁性基板上に平行に配設される複数の
ゲート配線と、各ゲート配線に直交して配設される複数
のソース配線と、隣接する各ゲート配線および隣接する
ソース配線とが囲むそれぞれの領域にアクティブ素子を
介して設けられる絵素電極と、前記ゲート配線の全部ま
たはいくつかを共通に接続して同電位とする第１のショ
ートリングと、前記ソース配線の全部またはいくつかを
共通に接続して同電位とする第２のショートリングと、
第１および第２のショートリングを接続する抵抗体と、
を有しており、そのことにより上記目的が達成される。
【０００８】また、前記各絵素電極に付加して設けられ
るストレージキャパシタと、各ストレージキャパシタ同
士を接続するように配設される複数のストレージキャパ
シタ配線と、これらストレージキャパシタ配線の全部ま
たはいくつかを共通に接続して同電位とする第３のショ
ートリングと、この第３のショートリングと前記第１お
よび第２の少なくともいずれか一方とを接続する抵抗体
と、をさらに有していても良い。
るストレージキャパシタと、各ストレージキャパシタ同
士を接続するように配設される複数のストレージキャパ
シタ配線と、これらストレージキャパシタ配線の全部ま
たはいくつかを共通に接続して同電位とする第３のショ
ートリングと、この第３のショートリングと前記第１お
よび第２の少なくともいずれか一方とを接続する抵抗体
と、をさらに有していても良い。
【０００９】
【作用】本発明によれば、アクティブマトリクス基板の
ゲート配線に接続される第１のショートリングとソース
配線に接続される第２のショートリングとの間に抵抗体
が接続されているために、第１のショートリングと第２
のショートリングに異なった電圧を印加でき、従って、
ゲート配線とソース配線あるいはさらにストレージチャ
パシタ配線とに異なった電圧を印加できる。
ゲート配線に接続される第１のショートリングとソース
配線に接続される第２のショートリングとの間に抵抗体
が接続されているために、第１のショートリングと第２
のショートリングに異なった電圧を印加でき、従って、
ゲート配線とソース配線あるいはさらにストレージチャ
パシタ配線とに異なった電圧を印加できる。
【００１０】
【実施例】以下、本発明の実施例について説明する。
【００１１】図１に本発明によるアクティブマトリクス
基板の回路構成を示す。
基板の回路構成を示す。
【００１２】ガラス等の絶縁性基板１上に複数のゲート
信号配線２とこれに概ね直交するように複数のソース信
号配線３が形成されている。各配線２、３とが囲むそれ
ぞれの領域には、各配線２、３の交点に近接して各配線
２、３のそれぞれに接続された薄膜トランジスタ４と、
各薄膜トランジスタ４のそれぞれに接続された絵素電極
５およびストレージキャパシタ６が設けられている。そ
れぞれのストレージキャパシタ６は一本のストレージキ
ャパシタ用配線７に接続されている。全てのあるいは複
数のゲート信号配線２は一本のゲート信号配線間ショー
トリング８に共通に接続されており、また全てのあるい
は複数のソース信号配線３は一本のソース信号配線間シ
ョートリング９に共通に接続されている。このゲート信
号配線間ショートリング８とソース信号配線間ショート
リング９は抵抗体１０を介して接続されている。また、
全てのストレージキャパシタ用配線７は一本のストレー
ジキャパシタ配線間ショートリング１１に共通に接続さ
れている。ストレージキャパシタ配線間ショートリング
１１と上記ソース信号配線間ショートリング９とが抵抗
体１２を介して接続されている。この抵抗体１０、１２
には薄膜トランジスタ４を構成する半導体が用いられて
おり、抵抗体１０、１２の形成は薄膜トランジスタ４の
形成と同時に行われる。
信号配線２とこれに概ね直交するように複数のソース信
号配線３が形成されている。各配線２、３とが囲むそれ
ぞれの領域には、各配線２、３の交点に近接して各配線
２、３のそれぞれに接続された薄膜トランジスタ４と、
各薄膜トランジスタ４のそれぞれに接続された絵素電極
５およびストレージキャパシタ６が設けられている。そ
れぞれのストレージキャパシタ６は一本のストレージキ
ャパシタ用配線７に接続されている。全てのあるいは複
数のゲート信号配線２は一本のゲート信号配線間ショー
トリング８に共通に接続されており、また全てのあるい
は複数のソース信号配線３は一本のソース信号配線間シ
ョートリング９に共通に接続されている。このゲート信
号配線間ショートリング８とソース信号配線間ショート
リング９は抵抗体１０を介して接続されている。また、
全てのストレージキャパシタ用配線７は一本のストレー
ジキャパシタ配線間ショートリング１１に共通に接続さ
れている。ストレージキャパシタ配線間ショートリング
１１と上記ソース信号配線間ショートリング９とが抵抗
体１２を介して接続されている。この抵抗体１０、１２
には薄膜トランジスタ４を構成する半導体が用いられて
おり、抵抗体１０、１２の形成は薄膜トランジスタ４の
形成と同時に行われる。
【００１３】図２に薄膜トランジスタ４（以下、ＴＦＴ
と略称する。）の断面図を示す。
と略称する。）の断面図を示す。
【００１４】ガラス等の絶縁性基板１上にゲート信号配
線２とそれから分岐するゲート電極２’が金属膜により
パターン形成されており、ＴＦＴ４はこのゲート電極
２’の上に逆スタガー構造として形成されている。
線２とそれから分岐するゲート電極２’が金属膜により
パターン形成されており、ＴＦＴ４はこのゲート電極
２’の上に逆スタガー構造として形成されている。
【００１５】このゲート信号配線２およびゲート電極
２’を覆って基板全面にわたってゲート絶縁膜１０３が
形成されている。このゲート絶縁膜１０３上に接して、
ゲート電極２’に対向する位置にｉ層アモルファスＳi
層によりＴＦＴ４のチャネル層１０４が形成されてい
る。このチャネル層１０４と先のゲート絶縁膜１０３と
は両者の界面特性を良くするために通常連続成膜され
る。チャネル層１０４の中央部にはその上にチャネル保
護層１０５が設けられ、このチャネル保護層１０５を除
いたチャネル層１０４の両側部のそれぞれに、ソースコ
ンタクト層１０６ａ、およびドレインコンタクト層１０
６ｂが、ｎ+にドーピングされたアモルファスＳi層によ
り形成されている。このｎ+アモルファスＳi層は抵抗率
が約１０3Ω・ｃｍと比較的高くなっている。ソース電
極３がソースコンタクト層１０６ａ上に、ドレイン電極
１０８がドレインコンタクト層１０６ｂ上にそれぞれ金
属膜で形成された後、ドレイン電極１０８に接して絵素
電極５が形成されている。なお、チャネル保護層１０５
が設けられない構造も用いられており、この構造におい
ても本発明は適用できる。
２’を覆って基板全面にわたってゲート絶縁膜１０３が
形成されている。このゲート絶縁膜１０３上に接して、
ゲート電極２’に対向する位置にｉ層アモルファスＳi
層によりＴＦＴ４のチャネル層１０４が形成されてい
る。このチャネル層１０４と先のゲート絶縁膜１０３と
は両者の界面特性を良くするために通常連続成膜され
る。チャネル層１０４の中央部にはその上にチャネル保
護層１０５が設けられ、このチャネル保護層１０５を除
いたチャネル層１０４の両側部のそれぞれに、ソースコ
ンタクト層１０６ａ、およびドレインコンタクト層１０
６ｂが、ｎ+にドーピングされたアモルファスＳi層によ
り形成されている。このｎ+アモルファスＳi層は抵抗率
が約１０3Ω・ｃｍと比較的高くなっている。ソース電
極３がソースコンタクト層１０６ａ上に、ドレイン電極
１０８がドレインコンタクト層１０６ｂ上にそれぞれ金
属膜で形成された後、ドレイン電極１０８に接して絵素
電極５が形成されている。なお、チャネル保護層１０５
が設けられない構造も用いられており、この構造におい
ても本発明は適用できる。
【００１６】以上、ＴＦＴ４としてＮチャネルトランジ
スタの例を示したが、Ｐチャネルトランジスタであって
も良い。Ｐチャネルトランジスタの場合はソースコンタ
クト層１０６ａおよびドレインコンタクト層１０６ｂと
してｐ+にドーピングしたアモルファスＳi膜が用いられ
る。
スタの例を示したが、Ｐチャネルトランジスタであって
も良い。Ｐチャネルトランジスタの場合はソースコンタ
クト層１０６ａおよびドレインコンタクト層１０６ｂと
してｐ+にドーピングしたアモルファスＳi膜が用いられ
る。
【００１７】図３（ａ）はゲート信号配線間ショートリ
ング８およびソース信号配線間ショートリング９とを接
続する抵抗体１０の構造を示している。ゲート信号配線
間ショートリング８およびソース信号配線間ショートリ
ング９はともにゲート信号配線２と同様の金属膜によっ
て形成され、ゲート信号配線間ショートリング８および
ソース信号配線間ショートリング９はガラス基板１上に
ゲート信号配線２とゲート電極２’がパターン形成され
る時に同時にパターニングされる。そして、抵抗体１０
はＴＦＴ４のソースコンタクト層１０６ａおよびドレイ
ンコンタクト層１０６ｂを構成するｎ+アモルファスＳi
層によって形成される。この抵抗体１０はＴＦＴ４にお
けるチャネル層１０４のパターン形成時に抵抗体１０が
形成される部分の付近のチャネル層１０４およびその下
層に形成されているゲート絶縁膜１０３を除去した後、
ｎ+アモルファスＳi層を積層してソースコンタクト層１
０６ａおよびドレインコンタクト層１０６ｂをパターニ
ングする際に抵抗体１０もパターニングされる。その結
果、ゲート信号配線間ショートリング８とソース信号配
線間ショートリング９とがｎ+アモルファスＳi層で直接
接続される抵抗体１０を形成することができる。ソース
信号配線間ショートリング９とストレージキャパシタ配
線間ショートリング１１とを接続する抵抗体１２も同様
に製造される。
ング８およびソース信号配線間ショートリング９とを接
続する抵抗体１０の構造を示している。ゲート信号配線
間ショートリング８およびソース信号配線間ショートリ
ング９はともにゲート信号配線２と同様の金属膜によっ
て形成され、ゲート信号配線間ショートリング８および
ソース信号配線間ショートリング９はガラス基板１上に
ゲート信号配線２とゲート電極２’がパターン形成され
る時に同時にパターニングされる。そして、抵抗体１０
はＴＦＴ４のソースコンタクト層１０６ａおよびドレイ
ンコンタクト層１０６ｂを構成するｎ+アモルファスＳi
層によって形成される。この抵抗体１０はＴＦＴ４にお
けるチャネル層１０４のパターン形成時に抵抗体１０が
形成される部分の付近のチャネル層１０４およびその下
層に形成されているゲート絶縁膜１０３を除去した後、
ｎ+アモルファスＳi層を積層してソースコンタクト層１
０６ａおよびドレインコンタクト層１０６ｂをパターニ
ングする際に抵抗体１０もパターニングされる。その結
果、ゲート信号配線間ショートリング８とソース信号配
線間ショートリング９とがｎ+アモルファスＳi層で直接
接続される抵抗体１０を形成することができる。ソース
信号配線間ショートリング９とストレージキャパシタ配
線間ショートリング１１とを接続する抵抗体１２も同様
に製造される。
【００１８】このような構成のアクティブマトリクス基
板では、例えば、ゲート信号配線間ショートリング８、
ソース信号配線間ショートリング９およびストレージキ
ャパシタ配線間ショートリング１１にそれぞれ異なる電
圧が印加されて、ＴＦＴ４、絵素電極５等の検査が行わ
れる。
板では、例えば、ゲート信号配線間ショートリング８、
ソース信号配線間ショートリング９およびストレージキ
ャパシタ配線間ショートリング１１にそれぞれ異なる電
圧が印加されて、ＴＦＴ４、絵素電極５等の検査が行わ
れる。
【００１９】図３（ｂ）は抵抗体１０の別の実施例を示
している。この実施例では、両ショートリング８、９が
パターン形成され絶縁性基板１全体にゲート絶縁膜１０
３とチャネル層１０４とが連続して積層された後、両シ
ョートリング８、９と抵抗体１０との接続位置の上で、
チャネル層１０４のパターン形成時にチャネル層１０４
が、そしてゲート絶縁膜１０３のパターン形成時にゲー
ト絶縁膜１０３を貫いてコンタクトホール１３が形成さ
れる。そして、次のｎ+アモルファスＳi層のパターン形
成時にこのコンタクトホール１３内にもｎ+アモルファ
スＳi層が積層されゲート信号配線間ショートリング８
とソース信号配線間ショートリング９とを接続する抵抗
体１０が形成される。この場合もゲート信号配線間ショ
ートリング８とソース信号配線間ショートリング９のそ
れぞれがｎ+アモルファスＳi層の抵抗体１０に直接接続
される。
している。この実施例では、両ショートリング８、９が
パターン形成され絶縁性基板１全体にゲート絶縁膜１０
３とチャネル層１０４とが連続して積層された後、両シ
ョートリング８、９と抵抗体１０との接続位置の上で、
チャネル層１０４のパターン形成時にチャネル層１０４
が、そしてゲート絶縁膜１０３のパターン形成時にゲー
ト絶縁膜１０３を貫いてコンタクトホール１３が形成さ
れる。そして、次のｎ+アモルファスＳi層のパターン形
成時にこのコンタクトホール１３内にもｎ+アモルファ
スＳi層が積層されゲート信号配線間ショートリング８
とソース信号配線間ショートリング９とを接続する抵抗
体１０が形成される。この場合もゲート信号配線間ショ
ートリング８とソース信号配線間ショートリング９のそ
れぞれがｎ+アモルファスＳi層の抵抗体１０に直接接続
される。
【００２０】図３（ｃ）は抵抗体１０のさらに別の実施
例を示している。この実施例では、ゲート信号配線間シ
ョートリング８のみをゲート信号配線２およびゲート電
極２’の形成時にパターン形成し、ゲート絶縁膜１０３
とチャネル層１０４とが積層された後、チャネル層１０
４およびゲート絶縁膜１０３のパターン形成の際、抵抗
体１０形成部のチャネル層１０４とゲート絶縁膜１０３
を完全に除去し、ｎ+アモルファスＳi層のパターニング
により抵抗体１０が形成され、先に形成されていたゲー
ト信号配線間ショートリング８の端部を覆ってこのゲー
ト信号配線間ショートリング８に直接接続される。抵抗
体１０形成後にソース信号配線間ショートリング９をソ
ース信号配線３およびドレイン電極１０８と同時にパタ
ーニングして、ｎ+アモルファスＳi層の抵抗体１０に接
続する。ソース信号配線間ショートリング９はｎ+アモ
ルファスＳi層の抵抗体１０がゲート信号配線間ショー
トリング８と接続している端部の反対側の端部を上から
覆う形でこの抵抗体１０に直接接続される。
例を示している。この実施例では、ゲート信号配線間シ
ョートリング８のみをゲート信号配線２およびゲート電
極２’の形成時にパターン形成し、ゲート絶縁膜１０３
とチャネル層１０４とが積層された後、チャネル層１０
４およびゲート絶縁膜１０３のパターン形成の際、抵抗
体１０形成部のチャネル層１０４とゲート絶縁膜１０３
を完全に除去し、ｎ+アモルファスＳi層のパターニング
により抵抗体１０が形成され、先に形成されていたゲー
ト信号配線間ショートリング８の端部を覆ってこのゲー
ト信号配線間ショートリング８に直接接続される。抵抗
体１０形成後にソース信号配線間ショートリング９をソ
ース信号配線３およびドレイン電極１０８と同時にパタ
ーニングして、ｎ+アモルファスＳi層の抵抗体１０に接
続する。ソース信号配線間ショートリング９はｎ+アモ
ルファスＳi層の抵抗体１０がゲート信号配線間ショー
トリング８と接続している端部の反対側の端部を上から
覆う形でこの抵抗体１０に直接接続される。
【００２１】また、ＴＦＴ４の作製において、チャネル
層１０４とｎ+アモルファスＳi層とを同時にパターン形
成（チャネル保護層１０５上の部分は除く）する場合に
おける抵抗体１０の形成方法を以下に示す。これらの場
合、ｎ+アモルファスＳi層の下にｉアモルファスＳi層
であるチャネル層が残るが、ｉアモルファスＳi層は約
２桁ほど抵抗率が高く、膜厚も薄いため抵抗体１０の抵
抗値にほとんど影響を与えない。
層１０４とｎ+アモルファスＳi層とを同時にパターン形
成（チャネル保護層１０５上の部分は除く）する場合に
おける抵抗体１０の形成方法を以下に示す。これらの場
合、ｎ+アモルファスＳi層の下にｉアモルファスＳi層
であるチャネル層が残るが、ｉアモルファスＳi層は約
２桁ほど抵抗率が高く、膜厚も薄いため抵抗体１０の抵
抗値にほとんど影響を与えない。
【００２２】図３（ｄ）にこの場合の実施例を示す。本
実施例では両ショートリング８、９がともにゲート信号
配線２と同様の材料にて形成されている。両ショートリ
ング８、９、ゲート信号配線２およびＴＦＴ４のゲート
電極２’が絶縁性基板１の上にパターン形成された後、
これらを覆って基板全面にわたってゲート絶縁膜１０３
およびチャネル層１０４がこの順で連続成膜され、続い
てｎ+アモルファスＳi層が成膜される。この後ｎ+アモ
ルファスＳi層とチャネル層１０４が同時にパターニン
グされ、抵抗体１０が形成される。従って、ｎ+アモル
ファスＳi層の抵抗体１０とゲート絶縁膜１０３との間
にチャネル層１０４が介在している。その後ゲート絶縁
膜１０３における各ショートリング８、９の上にコンタ
クトホール１３を形成した後にソース電極３およびドレ
イン電極１０８のパターン形成時にこのソース電極３ま
たはドレイン電極１０８を形成する金属層をコンタクト
ホール１３内にも積層してｎ+アモルファスＳi層の抵抗
体１０と各ショートリング８、９との接続部２１および
２２をそれぞれ形成する。抵抗体１０と各ショートリン
グ８、９との接続部２１および２２は絵素電極５を構成
する透明導電膜によって形成してもよい。
実施例では両ショートリング８、９がともにゲート信号
配線２と同様の材料にて形成されている。両ショートリ
ング８、９、ゲート信号配線２およびＴＦＴ４のゲート
電極２’が絶縁性基板１の上にパターン形成された後、
これらを覆って基板全面にわたってゲート絶縁膜１０３
およびチャネル層１０４がこの順で連続成膜され、続い
てｎ+アモルファスＳi層が成膜される。この後ｎ+アモ
ルファスＳi層とチャネル層１０４が同時にパターニン
グされ、抵抗体１０が形成される。従って、ｎ+アモル
ファスＳi層の抵抗体１０とゲート絶縁膜１０３との間
にチャネル層１０４が介在している。その後ゲート絶縁
膜１０３における各ショートリング８、９の上にコンタ
クトホール１３を形成した後にソース電極３およびドレ
イン電極１０８のパターン形成時にこのソース電極３ま
たはドレイン電極１０８を形成する金属層をコンタクト
ホール１３内にも積層してｎ+アモルファスＳi層の抵抗
体１０と各ショートリング８、９との接続部２１および
２２をそれぞれ形成する。抵抗体１０と各ショートリン
グ８、９との接続部２１および２２は絵素電極５を構成
する透明導電膜によって形成してもよい。
【００２３】図３（ｅ）に示す実施例では、ゲート信号
配線間ショートリング８をゲート信号配線２およびＴＦ
Ｔ４のゲート電極２’のパターニング時にパターン形成
し、これらを覆って基板全面にわたってゲート絶縁膜１
０３およびチャネル層１０４をこの順で連続成膜し、続
いてｎ+アモルファスＳi層を成膜する。この後ｎ+アモ
ルファスＳi層とチャネル層１０４が同時にパターニン
グされ、抵抗体１０が形成される。従って、ｎ+アモル
ファスＳi層の抵抗体１０とゲート絶縁膜１０３との間
にチャネル層１０４が介在している。その後ゲート絶縁
膜１０３におけるゲート信号配線間ショートリング８の
上にコンタクトホール１３を形成した後、ソース電極３
およびドレイン電極１０８のパターン形成時にこのソー
ス電極３またはドレイン電極１０８を形成する金属層を
コンタクトホール１３内にも積層してｎ+アモルファス
Ｓi層の抵抗体１０とゲート信号配線間ショートリング
８との接続部２１を形成する。抵抗体１０の形成後、ソ
ース信号配線３およびドレイン電極１０８のパターニン
グ時にソース信号配線間ショートリング９が同時に形成
され、このソース信号配線間ショートリング９は抵抗体
１０のゲート信号配線間ショートリング８との接続部と
は反対側の端部を上から覆うような形で抵抗体１０に直
接接続される。なお、抵抗体１０とゲート信号配線間シ
ョートリング８との接続部２１は絵素電極５を構成する
透明導電膜によって形成してもよい。
配線間ショートリング８をゲート信号配線２およびＴＦ
Ｔ４のゲート電極２’のパターニング時にパターン形成
し、これらを覆って基板全面にわたってゲート絶縁膜１
０３およびチャネル層１０４をこの順で連続成膜し、続
いてｎ+アモルファスＳi層を成膜する。この後ｎ+アモ
ルファスＳi層とチャネル層１０４が同時にパターニン
グされ、抵抗体１０が形成される。従って、ｎ+アモル
ファスＳi層の抵抗体１０とゲート絶縁膜１０３との間
にチャネル層１０４が介在している。その後ゲート絶縁
膜１０３におけるゲート信号配線間ショートリング８の
上にコンタクトホール１３を形成した後、ソース電極３
およびドレイン電極１０８のパターン形成時にこのソー
ス電極３またはドレイン電極１０８を形成する金属層を
コンタクトホール１３内にも積層してｎ+アモルファス
Ｓi層の抵抗体１０とゲート信号配線間ショートリング
８との接続部２１を形成する。抵抗体１０の形成後、ソ
ース信号配線３およびドレイン電極１０８のパターニン
グ時にソース信号配線間ショートリング９が同時に形成
され、このソース信号配線間ショートリング９は抵抗体
１０のゲート信号配線間ショートリング８との接続部と
は反対側の端部を上から覆うような形で抵抗体１０に直
接接続される。なお、抵抗体１０とゲート信号配線間シ
ョートリング８との接続部２１は絵素電極５を構成する
透明導電膜によって形成してもよい。
【００２４】図３（ｆ）はＴＦＴ４のソース電極３と同
様の材料にて各ショートリング８、９を形成する場合の
実施例を示している。この実施例では、チャネル層１０
４およびゲート絶縁膜１０３のパターン形成時に抵抗体
１０形成部付近のチャネル層１０４とその下層のゲート
絶縁膜１０３を除去した後、ｎ+アモルファスＳi層をパ
ターン形成して抵抗体１０を形成している。この抵抗体
１０の形成後、ソース電極３およびドレイン電極１０８
の構成材料である金属層を積層し、ソース電極３および
ドレイン電極１０８と同時に各ショートリング８、９を
パターニングして形成するので、各ショートリング８、
９はｎ+アモルファスＳi層の抵抗体１０の両端部のそれ
ぞれを上から覆う形でこの抵抗体１０に直接接続してい
る。
様の材料にて各ショートリング８、９を形成する場合の
実施例を示している。この実施例では、チャネル層１０
４およびゲート絶縁膜１０３のパターン形成時に抵抗体
１０形成部付近のチャネル層１０４とその下層のゲート
絶縁膜１０３を除去した後、ｎ+アモルファスＳi層をパ
ターン形成して抵抗体１０を形成している。この抵抗体
１０の形成後、ソース電極３およびドレイン電極１０８
の構成材料である金属層を積層し、ソース電極３および
ドレイン電極１０８と同時に各ショートリング８、９を
パターニングして形成するので、各ショートリング８、
９はｎ+アモルファスＳi層の抵抗体１０の両端部のそれ
ぞれを上から覆う形でこの抵抗体１０に直接接続してい
る。
【００２５】なお、ＴＦＴ４のソース電極３と同様の材
料にて各ショートリング８、９を形成するこの実施例の
場合には、チャネル層１０４とｎ+アモルファスＳi層を
同時にパターン形成しても各ショートリング８、９と抵
抗体１０とは直接接続されるが、この場合にはｎ+アモ
ルファスＳi層の抵抗体１０の下にチャネル層１０４と
その下層のゲート絶縁膜１０３が残る。
料にて各ショートリング８、９を形成するこの実施例の
場合には、チャネル層１０４とｎ+アモルファスＳi層を
同時にパターン形成しても各ショートリング８、９と抵
抗体１０とは直接接続されるが、この場合にはｎ+アモ
ルファスＳi層の抵抗体１０の下にチャネル層１０４と
その下層のゲート絶縁膜１０３が残る。
【００２６】このようにして、各ショートリング８、９
の間に比較的抵抗値の高い抵抗体１０を設けることによ
り、各配線それぞれに対して異なった電圧を印加するこ
とが可能となる。
の間に比較的抵抗値の高い抵抗体１０を設けることによ
り、各配線それぞれに対して異なった電圧を印加するこ
とが可能となる。
【００２７】以上、逆スタガー構造のＴＦＴを例として
説明を行ったが、純スタガー構造のＴＦＴの場合や多結
晶Ｓiの薄膜トランジスタの場合も同様の構造のものを
形成することができる。
説明を行ったが、純スタガー構造のＴＦＴの場合や多結
晶Ｓiの薄膜トランジスタの場合も同様の構造のものを
形成することができる。
【００２８】なお、抵抗体１０にはｐ+にドーピングし
たアモルファスＳi膜を用いても良く、抵抗値は小さく
なるがＩＴＯ膜やネサ膜等の透明導電膜も利用が可能で
ある。また、ゲート信号配線間ショートリング８とソー
ス信号配線間ショートリング９との間の抵抗体１０の構
造を例として示してたが、ストレージキャパシタ配線間
ショートリング等、他の部分との間の抵抗の場合も同様
である。
たアモルファスＳi膜を用いても良く、抵抗値は小さく
なるがＩＴＯ膜やネサ膜等の透明導電膜も利用が可能で
ある。また、ゲート信号配線間ショートリング８とソー
ス信号配線間ショートリング９との間の抵抗体１０の構
造を例として示してたが、ストレージキャパシタ配線間
ショートリング等、他の部分との間の抵抗の場合も同様
である。
【００２９】
【発明の効果】以上、本発明のアクティブマトリクス基
板の構成によれば、各ショートリング同士が抵抗体で接
続され、各配線間に異なった電圧を印加することができ
るので、製造工程の途中で各配線間のショート検査やア
クティブ素子の特性検査等、各配線間毎の電気的特性検
査が可能となるので、不良基板の早期選別や工程不良の
早期発見が可能となる。
板の構成によれば、各ショートリング同士が抵抗体で接
続され、各配線間に異なった電圧を印加することができ
るので、製造工程の途中で各配線間のショート検査やア
クティブ素子の特性検査等、各配線間毎の電気的特性検
査が可能となるので、不良基板の早期選別や工程不良の
早期発見が可能となる。
【図１】本発明の実施例によるアクティブマトリクス基
板の回路構成を示す図。
板の回路構成を示す図。
【図２】薄膜トランジスタの断面図。
【図３】本発明の実施例による抵抗体の断面を示す図。
（ａ）〜（ｆ）は本発明の実施例による抵抗体の断面を
示す図。
（ａ）〜（ｆ）は本発明の実施例による抵抗体の断面を
示す図。
【図４】アクティブマトリクス基板の一般的な回路構成
を示す図。
を示す図。
【図５】ショートリングが設けられたアクティブマトリ
クス基板の回路構成を示す図。
クス基板の回路構成を示す図。
１ 絶縁性基板 ２ ゲート信号配線 ２’ ゲート電極 ３ ソース信号配線 ４ アクティブ素子（薄膜トランジ
スタ） ５ 絵素電極 ６ ストレージキャパシタ ７ ストレージキャパシタ電極配線 ８ ゲート信号配線間ショートリン
グ ９ ソース信号配線間ショートリン
グ １０ ゲート信号配線間ショートリン
グとソース信号配線間ショートリングとを結ぶ抵抗体 １１ ストレージキャパシタ電極用共
通配線 １２ ソース信号配線間ショートリン
グとストレージキャパシタ電極配線間ショートリングと
を結ぶ抵抗体 １３ コンタクトホール １０３ ゲート絶縁膜 １０４ チャネル層 １０５ チャネル保護層 １０６ａ、１０６ｂ コンタクト層 １０８ ドレイン電極
スタ） ５ 絵素電極 ６ ストレージキャパシタ ７ ストレージキャパシタ電極配線 ８ ゲート信号配線間ショートリン
グ ９ ソース信号配線間ショートリン
グ １０ ゲート信号配線間ショートリン
グとソース信号配線間ショートリングとを結ぶ抵抗体 １１ ストレージキャパシタ電極用共
通配線 １２ ソース信号配線間ショートリン
グとストレージキャパシタ電極配線間ショートリングと
を結ぶ抵抗体 １３ コンタクトホール １０３ ゲート絶縁膜 １０４ チャネル層 １０５ チャネル保護層 １０６ａ、１０６ｂ コンタクト層 １０８ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲吉▼井 正治 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (2)
- 【請求項１】 絶縁性基板上に平行に配設される複数の
ゲート配線と、 各ゲート配線に直交して配設される複数のソース配線
と、 隣接する各ゲート配線および隣接するソース配線とが囲
むそれぞれの領域にアクティブ素子を介して設けられる
絵素電極と、 前記ゲート配線の全部またはいくつかを共通に接続して
同電位とする第１のショートリングと、 前記ソース配線の全部またはいくつかを共通に接続して
同電位とする第２のショートリングと、 第１および第２のショートリングを接続する抵抗体と、
を有するアクティブマトリクス基板。 - 【請求項２】前記各絵素電極に付加して設けられるスト
レージキャパシタと、 各ストレージキャパシタ同士を接続するように配設され
る複数のストレージキャパシタ配線と、 これらのストレージキャパシタ配線の全部またはいくつ
かを共通に接続して同電位とする第３のショートリング
と、 この第３のショートリングと前記第１および第２の少な
くともいずれか一方とを接続する抵抗体と、 をさらに有する請求項１に記載のアクティブマトリクス
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28329592A JPH06130419A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28329592A JPH06130419A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06130419A true JPH06130419A (ja) | 1994-05-13 |
Family
ID=17663602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28329592A Withdrawn JPH06130419A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06130419A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896869A (en) * | 1987-10-30 | 1990-01-30 | Tokyo Electron Limited | Moving table apparatus |
| JP2006337034A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 検査装置 |
| KR100656900B1 (ko) * | 1999-12-13 | 2006-12-15 | 삼성전자주식회사 | 정전기 방전 구조를 가지는 액정 표시 장치용 박막트랜지스터 기판 및 그 제조 방법 |
| US7947982B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
-
1992
- 1992-10-21 JP JP28329592A patent/JPH06130419A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896869A (en) * | 1987-10-30 | 1990-01-30 | Tokyo Electron Limited | Moving table apparatus |
| US7947982B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
| US7947983B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second conducting connections formed outside an image display region |
| US8258513B2 (en) | 1995-05-31 | 2012-09-04 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
| US8592816B2 (en) | 1995-05-31 | 2013-11-26 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
| KR100656900B1 (ko) * | 1999-12-13 | 2006-12-15 | 삼성전자주식회사 | 정전기 방전 구조를 가지는 액정 표시 장치용 박막트랜지스터 기판 및 그 제조 방법 |
| JP2006337034A (ja) * | 2005-05-31 | 2006-12-14 | Sharp Corp | 検査装置 |
| JP4537261B2 (ja) * | 2005-05-31 | 2010-09-01 | シャープ株式会社 | 検査装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |