JPH05142568A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05142568A JPH05142568A JP30468091A JP30468091A JPH05142568A JP H05142568 A JPH05142568 A JP H05142568A JP 30468091 A JP30468091 A JP 30468091A JP 30468091 A JP30468091 A JP 30468091A JP H05142568 A JPH05142568 A JP H05142568A
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Elimination Of Static Electricity (AREA)
Abstract
(57)【要約】
【目的】 静電気に対する保護および製造時の点欠陥の
検出のための薄膜トランジスタ自体からの静電気の発生
を防止し、静電気による影響をほとんどない受けない液
晶表示装置を提供することを目的としている。 【構成】 絶縁透明基板１上の表示領域以外の領域でア
ドレス配線２、データ配線３間を抵抗１０を介して相互
に短絡させる短絡線１３とを有する液晶表示装置におい
て、各抵抗１０を斜光膜１４により覆われた薄膜トラン
ジスタ１１，１２として、これら斜光膜１４を他のすべ
ての斜光膜１４、アドレス配線２、データ配線３または
短絡線１３のうち少なくとも１つに短絡したものであ
る。
検出のための薄膜トランジスタ自体からの静電気の発生
を防止し、静電気による影響をほとんどない受けない液
晶表示装置を提供することを目的としている。 【構成】 絶縁透明基板１上の表示領域以外の領域でア
ドレス配線２、データ配線３間を抵抗１０を介して相互
に短絡させる短絡線１３とを有する液晶表示装置におい
て、各抵抗１０を斜光膜１４により覆われた薄膜トラン
ジスタ１１，１２として、これら斜光膜１４を他のすべ
ての斜光膜１４、アドレス配線２、データ配線３または
短絡線１３のうち少なくとも１つに短絡したものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置に関す
る。
る。
【０００２】
【従来の技術】液晶ディスプレイ（液晶表示装置）は軽
量、薄形化が可能で、低消費電力であることから、たと
えば携帯用ＴＶ、ラップトップパソコンのディスプレイ
等に応用されており、さらに大型化、高精細化の研究開
発が各所で行われている。
量、薄形化が可能で、低消費電力であることから、たと
えば携帯用ＴＶ、ラップトップパソコンのディスプレイ
等に応用されており、さらに大型化、高精細化の研究開
発が各所で行われている。
【０００３】液晶駆動用マトリクス基板としては、たと
えば図２０または図２１に示すように、互いに交差する
複数本ずつのアドレス配線２とデータ配線３と、アモル
ファスＳｉ（以下、ａ−Ｓｉと略す）あるいはポリＳｉ
（以下、ｐ−Ｓｉと略す）により構成した薄膜トランジ
スタ４（またはＭＩＭ素子）とを基板上に配列した、ア
クティブマトリクス基板が知られている。液晶表示装置
は、この液晶駆動用アクティブマトリクス基板と対向基
板との間に液晶を封入することによって構成される。
えば図２０または図２１に示すように、互いに交差する
複数本ずつのアドレス配線２とデータ配線３と、アモル
ファスＳｉ（以下、ａ−Ｓｉと略す）あるいはポリＳｉ
（以下、ｐ−Ｓｉと略す）により構成した薄膜トランジ
スタ４（またはＭＩＭ素子）とを基板上に配列した、ア
クティブマトリクス基板が知られている。液晶表示装置
は、この液晶駆動用アクティブマトリクス基板と対向基
板との間に液晶を封入することによって構成される。
【０００４】ところで、液晶駆動用アクティブマトリク
ス基板を静電気による劣化から保護するために、特開昭
61-59475号公報に記載されているように、アドレス配線
およびデータ配線が、表示領域以外の領域で配線材料を
用いて形成された短絡線に短絡している構造が知られて
いる。
ス基板を静電気による劣化から保護するために、特開昭
61-59475号公報に記載されているように、アドレス配線
およびデータ配線が、表示領域以外の領域で配線材料を
用いて形成された短絡線に短絡している構造が知られて
いる。
【０００５】しかし、この場合、短絡線を切り放しては
じめて液晶表示装置は点灯評価することができる。つま
り、短絡線を切り放す前はアドレス配線、データ配線等
の線欠陥は検出することはできるが、表示領域内の素子
の特性を評価することができないので、点欠陥を検出す
ることはできない。また、静電気から保護するための短
絡線は、液晶表示装置完成時には切り放しているため、
短絡線切り放し後は、静電気の影響を受けやすい構造と
なってしまっている。
じめて液晶表示装置は点灯評価することができる。つま
り、短絡線を切り放す前はアドレス配線、データ配線等
の線欠陥は検出することはできるが、表示領域内の素子
の特性を評価することができないので、点欠陥を検出す
ることはできない。また、静電気から保護するための短
絡線は、液晶表示装置完成時には切り放しているため、
短絡線切り放し後は、静電気の影響を受けやすい構造と
なってしまっている。
【０００６】このため、たとえば特開昭63-220289 号公
報に開示されているように、アドレス配線および、デー
タ配線間、あるいは配線と短絡線間を２端子動作薄膜ト
ランジスタ等を介して別個に相互に電気的に接続させる
ことが考えられる。
報に開示されているように、アドレス配線および、デー
タ配線間、あるいは配線と短絡線間を２端子動作薄膜ト
ランジスタ等を介して別個に相互に電気的に接続させる
ことが考えられる。
【０００７】しかしながら、抵抗を形成する薄膜トラン
ジスタのチャネル上の保護絶縁膜は、露出しているため
外部からの静電気の影響を受けて電荷がたまり易く、そ
の結果、抵抗を形成する薄膜トランジスタの電気的特性
が安定しない、または、薄膜トランジスタが破壊される
ため、安定した抵抗を供給することができないという問
題点がある。
ジスタのチャネル上の保護絶縁膜は、露出しているため
外部からの静電気の影響を受けて電荷がたまり易く、そ
の結果、抵抗を形成する薄膜トランジスタの電気的特性
が安定しない、または、薄膜トランジスタが破壊される
ため、安定した抵抗を供給することができないという問
題点がある。
【０００８】
【発明が解決しようとする課題】このように従来の液晶
表示装置では、静電気に対する保護および製造時の点欠
陥の検出のため、アドレス配線、データ配線間を２端子
動作薄膜トランジスタ等を介して別個に相互に電気的に
接続させることが考えられるが、チャネル上の保護絶縁
膜は、露出しているため外部からの静電気の影響を受け
て電荷がたまり易く、その結果、抵抗を形成する薄膜ト
ランジスタの電気的特性が安定しない、または、薄膜ト
ランジスタが破壊されるため、安定した抵抗を供給する
ことができないという問題点がある。
表示装置では、静電気に対する保護および製造時の点欠
陥の検出のため、アドレス配線、データ配線間を２端子
動作薄膜トランジスタ等を介して別個に相互に電気的に
接続させることが考えられるが、チャネル上の保護絶縁
膜は、露出しているため外部からの静電気の影響を受け
て電荷がたまり易く、その結果、抵抗を形成する薄膜ト
ランジスタの電気的特性が安定しない、または、薄膜ト
ランジスタが破壊されるため、安定した抵抗を供給する
ことができないという問題点がある。
【０００９】本発明は、かかる課題を解決するためにな
されたもので、静電気に対する液晶表示装置の保護およ
び、製造工程中での点欠陥の検出のためにアドレス配線
およびデータ配線を抵抗を介して短絡線に接続する液晶
表示装置において、静電気による影響を受けにくい薄膜
トランジスタで形成した抵抗を配線と短絡線間に挿入す
ることによって、静電気による影響をほとんど受けない
液晶表示装置を提供することを目的としている。
されたもので、静電気に対する液晶表示装置の保護およ
び、製造工程中での点欠陥の検出のためにアドレス配線
およびデータ配線を抵抗を介して短絡線に接続する液晶
表示装置において、静電気による影響を受けにくい薄膜
トランジスタで形成した抵抗を配線と短絡線間に挿入す
ることによって、静電気による影響をほとんど受けない
液晶表示装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】前述した目的を達成する
ために本発明は、絶縁透明基板と、この絶縁透明基板上
の表示領域に形成された複数のアドレス配線と、これら
アドレス配線と交差するように形成された複数のデータ
配線と、これらアドレス配線とデータ配線との各交差点
に形成されゲート電極がアドレス配線に電気的に接続さ
れドレイン電極がデータ配線に電気的に接続された薄膜
トランジスタと、前記各交差点の近傍に形成され前記薄
膜トランジスタのソース電極に電気的に接続された画素
電極と、前記絶縁透明基板上の表示領域以外の領域で前
記アドレス配線、データ配線間を抵抗を介して相互に短
絡させる短絡線とを有する液晶表示装置において、前記
各抵抗が斜光膜により覆われた薄膜トランジスタからな
り、かつ、これら斜光膜が他のすべての斜光膜、前記ア
ドレス配線、前記データ配線または前記短絡線のうち少
なくとも１つに短絡されていることを特徴としている。
ために本発明は、絶縁透明基板と、この絶縁透明基板上
の表示領域に形成された複数のアドレス配線と、これら
アドレス配線と交差するように形成された複数のデータ
配線と、これらアドレス配線とデータ配線との各交差点
に形成されゲート電極がアドレス配線に電気的に接続さ
れドレイン電極がデータ配線に電気的に接続された薄膜
トランジスタと、前記各交差点の近傍に形成され前記薄
膜トランジスタのソース電極に電気的に接続された画素
電極と、前記絶縁透明基板上の表示領域以外の領域で前
記アドレス配線、データ配線間を抵抗を介して相互に短
絡させる短絡線とを有する液晶表示装置において、前記
各抵抗が斜光膜により覆われた薄膜トランジスタからな
り、かつ、これら斜光膜が他のすべての斜光膜、前記ア
ドレス配線、前記データ配線または前記短絡線のうち少
なくとも１つに短絡されていることを特徴としている。
【００１１】
【作用】本発明の液晶表示装置では、静電気に対する保
護および、製造工程中での点欠陥の検出のためのアドレ
ス配線およびデータ配線と短絡線間に挿入する抵抗を形
成する薄膜トランジスタがチャネル上に導電性の斜光膜
を有しているので、外部からの静電気によるチャネル部
の帯電を防ぐことができる。このため、静電気によらず
安定した抵抗値を供給することができ、アクティブマト
リクス基板の耐静電気性が向上する。なお、本発明は、
上記作用による効果をその本質とするものであるが、上
記薄膜トランジスタが斜光膜により覆われていること
で、光リーク電流による当該薄膜トランジスタの抵抗値
の低下を防ぎ、その抵抗値を安定化させることができる
という効果も奏する。
護および、製造工程中での点欠陥の検出のためのアドレ
ス配線およびデータ配線と短絡線間に挿入する抵抗を形
成する薄膜トランジスタがチャネル上に導電性の斜光膜
を有しているので、外部からの静電気によるチャネル部
の帯電を防ぐことができる。このため、静電気によらず
安定した抵抗値を供給することができ、アクティブマト
リクス基板の耐静電気性が向上する。なお、本発明は、
上記作用による効果をその本質とするものであるが、上
記薄膜トランジスタが斜光膜により覆われていること
で、光リーク電流による当該薄膜トランジスタの抵抗値
の低下を防ぎ、その抵抗値を安定化させることができる
という効果も奏する。
【００１２】
【実施例】以下、本発明の実施例を説明する。
【００１３】本発明の第１の実施例に係る液晶表示装置
の等価回路図を図１に示す。
の等価回路図を図１に示す。
【００１４】図において、１は絶縁透明基板を示してい
る。
る。
【００１５】この絶縁透明基板１上の表示領域には、複
数のアドレス配線２，２…とこれらアドレス配線２，２
…と交差するようにデータ配線３，３…が形成されてい
る。これらアドレス配線２とデータ配線３との各交差点
には、薄膜トランジスタ（以下ＴＦＴと記す。）４が形
成されており、そのゲート電極４ａがアドレス配線２に
電気的に接続され、そのドレイン電極４ｂがデータ配線
３に電気的に接続され、そのソース電極４ｃが交差点の
近傍に形成された画素電極５に電気的に接続されてい
る。
数のアドレス配線２，２…とこれらアドレス配線２，２
…と交差するようにデータ配線３，３…が形成されてい
る。これらアドレス配線２とデータ配線３との各交差点
には、薄膜トランジスタ（以下ＴＦＴと記す。）４が形
成されており、そのゲート電極４ａがアドレス配線２に
電気的に接続され、そのドレイン電極４ｂがデータ配線
３に電気的に接続され、そのソース電極４ｃが交差点の
近傍に形成された画素電極５に電気的に接続されてい
る。
【００１６】そして、画素電極５と対向基板６との間に
液晶（誘電体）を挟持してコンデンサ７を構成してい
る。
液晶（誘電体）を挟持してコンデンサ７を構成してい
る。
【００１７】各アドレス配線２およびデータ配線３は、
表示領域外に延在しており、その延在部に形成された駆
動用パルス入力パッド８、９に電気的に接続されてい
る。
表示領域外に延在しており、その延在部に形成された駆
動用パルス入力パッド８、９に電気的に接続されてい
る。
【００１８】各アドレス配線２およびデータ配線３は、
駆動用パルス入力パッド８、９よりさらに延在し、それ
らの端末に形成された抵抗１０に電気的に接続されてい
る。ここで、抵抗１０の構成を具体的に説明する。
駆動用パルス入力パッド８、９よりさらに延在し、それ
らの端末に形成された抵抗１０に電気的に接続されてい
る。ここで、抵抗１０の構成を具体的に説明する。
【００１９】抵抗１０は、主に２つのＴＦＴ１１、１２
から構成される。
から構成される。
【００２０】ＴＦＴ１１のドレイン電極１１ａ、ゲート
電極１１ｂおよびＴＦＴ１２のソース電極１２ｃは、駆
動用パルス入力パッド８（または９）に電気的に接続さ
れている。
電極１１ｂおよびＴＦＴ１２のソース電極１２ｃは、駆
動用パルス入力パッド８（または９）に電気的に接続さ
れている。
【００２１】ＴＦＴ１２のドレイン電極１２ａ、ゲート
電極１２ｂおよびＴＦＴ１１のソース電極１１ｃは、す
べての抵抗１０を相互に短絡するための短絡線１３に電
気的に接続されている。
電極１２ｂおよびＴＦＴ１１のソース電極１１ｃは、す
べての抵抗１０を相互に短絡するための短絡線１３に電
気的に接続されている。
【００２２】また、これらＴＦＴ１１、１２は、バック
ライト等の外部からの光の入射を遮断する斜光膜１４に
より覆われており、これら斜光膜１４は、すべての斜光
膜１４を短絡するための斜光膜短絡線１５に電気的に接
続されている。
ライト等の外部からの光の入射を遮断する斜光膜１４に
より覆われており、これら斜光膜１４は、すべての斜光
膜１４を短絡するための斜光膜短絡線１５に電気的に接
続されている。
【００２３】ここで、抵抗１０の拡大図を図２に、図２
のａ−ａ′、ｂ−ｂ′における断面拡大図をそれぞれ図
３、図４に示す。
のａ−ａ′、ｂ−ｂ′における断面拡大図をそれぞれ図
３、図４に示す。
【００２４】これらの図に示すように絶縁透明基板１上
には、ゲート電極１１ｂ、１２ｂが形成され、これらを
覆うようにゲート絶縁膜１６が形成されている。
には、ゲート電極１１ｂ、１２ｂが形成され、これらを
覆うようにゲート絶縁膜１６が形成されている。
【００２５】ゲート絶縁膜１６上には、ａ−Ｓｉ膜１
７、チャネル保護膜１８およびｎ+ ａ−Ｓｉ膜１９を介
してドレイン電極１１ａ、１２ａおよびソース電極１１
ｃ、１２ｃが形成されている。
７、チャネル保護膜１８およびｎ+ ａ−Ｓｉ膜１９を介
してドレイン電極１１ａ、１２ａおよびソース電極１１
ｃ、１２ｃが形成されている。
【００２６】そして、これらを覆うように、保護絶縁膜
２０を介して斜光膜１４が形成されている。
２０を介して斜光膜１４が形成されている。
【００２７】なお、ドレイン電極１１ａ、１２ａとゲー
ト電極１１ｂ、１２ｂとの間は、スルーホール２１によ
り電気的に接続されている。
ト電極１１ｂ、１２ｂとの間は、スルーホール２１によ
り電気的に接続されている。
【００２８】このような構成の液晶表示装置では、製造
工程等においてアドレス配線２またはデータ配線３が静
電気により短絡線１３の電位に対し正負に帯電すると、
抵抗１０を介してその電荷を打ち消す方向にアドレス配
線２またはデータ配線３と短絡線１３との間に電流が流
れ、アドレス配線２（またはデータ配線３）と短絡線１
３さらにデータ配線３（またはアドレス配線２）との間
に発生する電圧を抑制することができる。また、アドレ
ス配線２、データ配線３と短絡線１３との間に抵抗１０
が介在することから、短絡線１３を切り落とさなくても
表示領域内のＴＦＴ特性を測定することができる。
工程等においてアドレス配線２またはデータ配線３が静
電気により短絡線１３の電位に対し正負に帯電すると、
抵抗１０を介してその電荷を打ち消す方向にアドレス配
線２またはデータ配線３と短絡線１３との間に電流が流
れ、アドレス配線２（またはデータ配線３）と短絡線１
３さらにデータ配線３（またはアドレス配線２）との間
に発生する電圧を抑制することができる。また、アドレ
ス配線２、データ配線３と短絡線１３との間に抵抗１０
が介在することから、短絡線１３を切り落とさなくても
表示領域内のＴＦＴ特性を測定することができる。
【００２９】しかも、本発明に係る液晶表示装置では、
抵抗１０を構成するＴＦＴ１１、１２のチャネル部上に
導電性の斜光膜１４があるため、外部からの静電気の影
響を受けにくく、ＴＦＴが破壊されにくくなる。このた
め、安定した抵抗を供給することができ、アクティブマ
トリクス基板の耐静電気性が向上する。
抵抗１０を構成するＴＦＴ１１、１２のチャネル部上に
導電性の斜光膜１４があるため、外部からの静電気の影
響を受けにくく、ＴＦＴが破壊されにくくなる。このた
め、安定した抵抗を供給することができ、アクティブマ
トリクス基板の耐静電気性が向上する。
【００３０】また、同様にバックライト等の強い光が抵
抗１０に照入射されても、光リーク電流による抵抗値の
低下を防ぐことができ、安定した抵抗値を有する抵抗１
０を供給することができる。
抗１０に照入射されても、光リーク電流による抵抗値の
低下を防ぐことができ、安定した抵抗値を有する抵抗１
０を供給することができる。
【００３１】なお、短絡線１３は製品完成時までに切り
放しても、切り放さなくてもよく、切り放さずに残した
場合には、製品完成後も静電気の影響を受けにくくな
る。
放しても、切り放さなくてもよく、切り放さずに残した
場合には、製品完成後も静電気の影響を受けにくくな
る。
【００３２】次に、この液晶表示装置の製造方法につい
て説明する（図３参照）。
て説明する（図３参照）。
【００３３】(1)絶縁透明基板１たとえばガラス基板上
に、スパッタリング法で第１の配線材料たとえばＭｏＴ
ａを250nm 成膜し、パターニング、ケミカルドライエッ
チング（Chemical Dry Etching、以下、ＣＤＥと略
す。）によりエッチングし、アドレス配線１、ゲート電
極１１ｂ、１２ｂおよびアドレス配線駆動用パルス入力
パッド８、９を形成する。
に、スパッタリング法で第１の配線材料たとえばＭｏＴ
ａを250nm 成膜し、パターニング、ケミカルドライエッ
チング（Chemical Dry Etching、以下、ＣＤＥと略
す。）によりエッチングし、アドレス配線１、ゲート電
極１１ｂ、１２ｂおよびアドレス配線駆動用パルス入力
パッド８、９を形成する。
【００３４】(2)ゲート絶縁膜１６として、プラズマＣ
ＶＤ法で膜厚350nm 程度のＳｉＯX を成膜、形成する。
ＶＤ法で膜厚350nm 程度のＳｉＯX を成膜、形成する。
【００３５】(3)ａ−Ｓｉ膜１７、チャネル保護膜１８
として、ＳｉＮX をプラズマＣＶＤ法によりそれぞれ50
nm、200nm 成膜する。
として、ＳｉＮX をプラズマＣＶＤ法によりそれぞれ50
nm、200nm 成膜する。
【００３６】(4)チャネル保護膜１８のＳｉＮX をパタ
ーニングするため、弗酸系のエッチング溶液でエッチン
グする。
ーニングするため、弗酸系のエッチング溶液でエッチン
グする。
【００３７】(5)ソース電極１１ｃ、１２ｃとドレイン
電極１１ａ、１２ａとのコンタクトをとるためのｎ+ ａ
−Ｓｉ膜１９をプラズマＣＶＤ法により50nm成膜する。
電極１１ａ、１２ａとのコンタクトをとるためのｎ+ ａ
−Ｓｉ膜１９をプラズマＣＶＤ法により50nm成膜する。
【００３８】(6)ａ−Ｓｉ膜１７のパターンをパターニ
ングするため、ＣＤＥによりｎ+ ａ−Ｓｉ膜１９、ａ−
Ｓｉ膜１７をエッチングする。
ングするため、ＣＤＥによりｎ+ ａ−Ｓｉ膜１９、ａ−
Ｓｉ膜１７をエッチングする。
【００３９】(7)スパッタリング法で画素電極５として
ＩＴＯを100nm 成膜、パターニングし、王水系のエッチ
ング溶液で、エッチングして形成する。
ＩＴＯを100nm 成膜、パターニングし、王水系のエッチ
ング溶液で、エッチングして形成する。
【００４０】(8)ゲート絶縁膜１６にゲート絶縁膜スル
ーホール２１のパターニングをし、弗化アンモニウム溶
液でエッチングして形成する。
ーホール２１のパターニングをし、弗化アンモニウム溶
液でエッチングして形成する。
【００４１】(9)スパッタリング法で第２の配線材料、
Ｃｒ、Ａｌをそれぞれ50nm、500nm 積層して成膜し、パ
ターニングとして硝酸燐酸酢酸混合溶液および硝酸セリ
ウムアンモニウム溶液で、Ｃｒ、Ａｌをそれぞれエッチ
ングし、データ配線３、ソース電極１１ｃ、１２ｃ、ド
レイン電極１１ａ、１２ａおよびデータ配線駆動用パル
ス入力パッド８、９を形成する。
Ｃｒ、Ａｌをそれぞれ50nm、500nm 積層して成膜し、パ
ターニングとして硝酸燐酸酢酸混合溶液および硝酸セリ
ウムアンモニウム溶液で、Ｃｒ、Ａｌをそれぞれエッチ
ングし、データ配線３、ソース電極１１ｃ、１２ｃ、ド
レイン電極１１ａ、１２ａおよびデータ配線駆動用パル
ス入力パッド８、９を形成する。
【００４２】(10)ソース電極１１ｃ、１２ｃとドレイン
電極１１ａ、１２ａの間に露出したｎ+ ａ−Ｓｉ膜１９
を、ソース１１ｃ、１２ｃおよびドレイン電極１１ａ、
１２ａをマスクにして、ＣＤＥでエッチング、除去す
る。
電極１１ａ、１２ａの間に露出したｎ+ ａ−Ｓｉ膜１９
を、ソース１１ｃ、１２ｃおよびドレイン電極１１ａ、
１２ａをマスクにして、ＣＤＥでエッチング、除去す
る。
【００４３】(11)保護絶縁膜１９として、プラズマＣＶ
Ｄ法によりＳｉＮX を200 nm成膜し、保護絶縁膜スルー
ホール２１をパターニングし、リアクティブイオンエッ
チング（Reactive ION Etching、以下、ＲＩＥ法と略
す。）によってエッチングする。 (12)スパッタリング法によってＣｒを200nm 成膜し、パ
ターニング、硝酸セリウムアンモニウム溶液によってエ
ッチングし、遮光膜１４を形成する。
Ｄ法によりＳｉＮX を200 nm成膜し、保護絶縁膜スルー
ホール２１をパターニングし、リアクティブイオンエッ
チング（Reactive ION Etching、以下、ＲＩＥ法と略
す。）によってエッチングする。 (12)スパッタリング法によってＣｒを200nm 成膜し、パ
ターニング、硝酸セリウムアンモニウム溶液によってエ
ッチングし、遮光膜１４を形成する。
【００４４】以上の製造方法によって、所要の液晶駆動
用アクティブマトリクス基板を製造し得る。
用アクティブマトリクス基板を製造し得る。
【００４５】なお、以上の工程により製造されるＴＦＴ
１１、１２は、アドレス配線２とデータ配線３との各交
差点に形成されるＴＦＴ４とほぼ同一の構成であること
から、ＴＦＴ１１、１２の形成とＴＦＴ４の形成とを同
時に行うことができ、これにより製造工程の簡略化を図
ることができる。
１１、１２は、アドレス配線２とデータ配線３との各交
差点に形成されるＴＦＴ４とほぼ同一の構成であること
から、ＴＦＴ１１、１２の形成とＴＦＴ４の形成とを同
時に行うことができ、これにより製造工程の簡略化を図
ることができる。
【００４６】また、本発明によるアクティブマトリクス
基板は、第１の配線材料にスパッタリング法によって成
膜したＭｏＴａ以外の配線材料、たとえばスパッタリン
グ法あるいは蒸着法によって成膜したＭｏ、Ｔａ、Ｔａ
Ｎ、Ｃｒ、Ａｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＩＴＯ、Ｃ
ｕ、それらを主成分とする合金またはそれらの積層膜を
使用して作製することもできる。
基板は、第１の配線材料にスパッタリング法によって成
膜したＭｏＴａ以外の配線材料、たとえばスパッタリン
グ法あるいは蒸着法によって成膜したＭｏ、Ｔａ、Ｔａ
Ｎ、Ｃｒ、Ａｌ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、ＩＴＯ、Ｃ
ｕ、それらを主成分とする合金またはそれらの積層膜を
使用して作製することもできる。
【００４７】また、ゲート絶縁膜１６としてプラズマＣ
ＶＤ法によるＳｉＯX 以外にも、上記第１の配線材料の
陽極酸化膜、スパッタリング法で形成されたＳｉＯX 、
ＳｉＮX 、ＴａＯX 、プラズマＣＤＶ法で形成されたＳ
ｉＮX またはそれらの積層膜を使用してもよい。
ＶＤ法によるＳｉＯX 以外にも、上記第１の配線材料の
陽極酸化膜、スパッタリング法で形成されたＳｉＯX 、
ＳｉＮX 、ＴａＯX 、プラズマＣＤＶ法で形成されたＳ
ｉＮX またはそれらの積層膜を使用してもよい。
【００４８】さらに、第２の配線材料にスパッタリング
法によって成膜したＣｒ、Ａｌの積層膜以外にも、スパ
ッタリング法あるいは蒸着法によって成膜したＭｏ、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ｗ、ＩＴＯ、それらを主成分とする合金またはそれ
らの積層膜を使用してもよい。
法によって成膜したＣｒ、Ａｌの積層膜以外にも、スパ
ッタリング法あるいは蒸着法によって成膜したＭｏ、Ａ
ｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮ、Ａｌ−Ｓｉ−Ｃ
ｕ、Ｗ、ＩＴＯ、それらを主成分とする合金またはそれ
らの積層膜を使用してもよい。
【００４９】さらにまた、チャネル保護膜１８はプラズ
マＣＶＤ法で形成されたＳｉＮX 以外でも、スパッタリ
ング法で形成されたＳｉＯX 、ＳｉＮX 、プラズマＣＶ
Ｄ法で形成されたＳｉＯX 、ＳｉＮX またはそれらの積
層膜を使用してもよい。
マＣＶＤ法で形成されたＳｉＮX 以外でも、スパッタリ
ング法で形成されたＳｉＯX 、ＳｉＮX 、プラズマＣＶ
Ｄ法で形成されたＳｉＯX 、ＳｉＮX またはそれらの積
層膜を使用してもよい。
【００５０】また、保護絶縁膜１９は、プラズマＣＶＤ
法で形成されたＳｉＮX 以外でも、スパッタリング法で
形成されたＳｉＯX 、ＳｉＮX 、プラズマＣＶＤ法で形
成されたＳｉＯX 、ＳｉＮX またはそれらの積層膜を使
用してもよい。
法で形成されたＳｉＮX 以外でも、スパッタリング法で
形成されたＳｉＯX 、ＳｉＮX 、プラズマＣＶＤ法で形
成されたＳｉＯX 、ＳｉＮX またはそれらの積層膜を使
用してもよい。
【００５１】さらに、遮光膜１４はスパッタリング法で
形成したＣｒ以外にも、スパッタリング法あるいは蒸着
法によって成膜したＭｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔ
ａ、ＴａＮ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、それらを主成分と
する合金またはそれらの積層膜を使用してもよい。
形成したＣｒ以外にも、スパッタリング法あるいは蒸着
法によって成膜したＭｏ、Ａｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｔ
ａ、ＴａＮ、Ａｌ−Ｓｉ−Ｃｕ、Ｗ、それらを主成分と
する合金またはそれらの積層膜を使用してもよい。
【００５２】また、さらに遮光膜１４の上層に保護膜の
ある構造でもよく、ＴＦＴのチャネル部に独立した形で
チャネル保護膜のない構造でもかまわない。
ある構造でもよく、ＴＦＴのチャネル部に独立した形で
チャネル保護膜のない構造でもかまわない。
【００５３】また、抵抗１０を構成するＴＦＴの構造
は、ゲート電極と対向する側に遮光膜１４が存在する構
造ならば、たとえばトップゲート型のもの、あるいはコ
プラナ型のものでもよく、またａ−Ｓｉの代わりにｐ−
Ｓｉを使用してもよい。
は、ゲート電極と対向する側に遮光膜１４が存在する構
造ならば、たとえばトップゲート型のもの、あるいはコ
プラナ型のものでもよく、またａ−Ｓｉの代わりにｐ−
Ｓｉを使用してもよい。
【００５４】次に、本発明の第２の実施例の等価回路図
を第５図に、拡大図を図６に、図６のａ−ａ′、ｂ−
ｂ′における断面拡大図をそれぞれ図７、図８に示す。
を第５図に、拡大図を図６に、図６のａ−ａ′、ｂ−
ｂ′における断面拡大図をそれぞれ図７、図８に示す。
【００５５】第２の実施例は、抵抗１０を構成する２つ
のＴＦＴ１１、１２の各遮光膜１４、１４がそれぞれＴ
ＦＴ１１、１２のソース電極１１ｃ、１２ｃまたはドレ
イン電極１１ａ、１２ａのうちゲート電極１１ｂ、１２
ｂと接続していない側の電極に保護絶縁膜スルーホール
２２を介して接続している。その他の構造は第１の実施
例と同様である。
のＴＦＴ１１、１２の各遮光膜１４、１４がそれぞれＴ
ＦＴ１１、１２のソース電極１１ｃ、１２ｃまたはドレ
イン電極１１ａ、１２ａのうちゲート電極１１ｂ、１２
ｂと接続していない側の電極に保護絶縁膜スルーホール
２２を介して接続している。その他の構造は第１の実施
例と同様である。
【００５６】次に、本発明の第３の実施例の等価回路図
を第９図に示す。
を第９図に示す。
【００５７】第３の実施例は、抵抗１０を構成する２つ
のＴＦＴ１１、１２の各遮光膜１４、１４がそれぞれＴ
ＦＴ１１、１２のソース電極１１ｃ、１２ｃまたはドレ
イン電極１１ａ、１２ａのうちゲート電極１１ｂ、１２
ｂと接続している側の電極に保護絶縁膜スルーホール２
２を介して接続している。その他の構造は第２の実施例
と同様である。
のＴＦＴ１１、１２の各遮光膜１４、１４がそれぞれＴ
ＦＴ１１、１２のソース電極１１ｃ、１２ｃまたはドレ
イン電極１１ａ、１２ａのうちゲート電極１１ｂ、１２
ｂと接続している側の電極に保護絶縁膜スルーホール２
２を介して接続している。その他の構造は第２の実施例
と同様である。
【００５８】次に、本発明の第４の実施例の等価回路図
を第１０図に示す。
を第１０図に示す。
【００５９】第４の実施例は、抵抗１０を構成する２つ
のＴＦＴ１１、１２の各遮光膜１４が短絡線１３に接続
している。その他の構造は第２の実施例と同様である。
のＴＦＴ１１、１２の各遮光膜１４が短絡線１３に接続
している。その他の構造は第２の実施例と同様である。
【００６０】次に、本発明の第５の実施例の等価回路図
を第１１図に示す。
を第１１図に示す。
【００６１】第５の実施例は、抵抗１０を構成する２つ
のＴＦＴ１１、１２の各遮光膜１４が駆動用パルス入力
用パッド８、９側に接続している。その他の構造は第２
の実施例と同様である。
のＴＦＴ１１、１２の各遮光膜１４が駆動用パルス入力
用パッド８、９側に接続している。その他の構造は第２
の実施例と同様である。
【００６２】次に、本発明の第６の実施例の等価回路図
を第１２図に示す。
を第１２図に示す。
【００６３】第６の実施例では、抵抗１０が１つのＴＦ
Ｔ１１から構成される。そして、ＴＦＴ１１のゲート電
極１１ｂは駆動用パルス入力パッド８、９側に接続し、
遮光膜１４は短絡線１３に接続している。この実施例
は、１つのＴＦＴにより２つのＴＦＴを有する上述した
実施例と同様の抵抗値が得られるという効果を奏する。
次に、本発明の第７の実施例の等価回路図を第１３図に
示す。
Ｔ１１から構成される。そして、ＴＦＴ１１のゲート電
極１１ｂは駆動用パルス入力パッド８、９側に接続し、
遮光膜１４は短絡線１３に接続している。この実施例
は、１つのＴＦＴにより２つのＴＦＴを有する上述した
実施例と同様の抵抗値が得られるという効果を奏する。
次に、本発明の第７の実施例の等価回路図を第１３図に
示す。
【００６４】第７の実施例では、第６の実施例と同様
に、抵抗１０が１つのＴＦＴ１１から構成される。そし
て、ＴＦＴ１１のゲート電極１１ｂは短絡線１３に接続
し、遮光膜１４は駆動用パルス入力パッド８、９側に接
続している。この実施例は、第６の実施例と同様に、１
つのＴＦＴにより２つのＴＦＴを有する上述した実施例
と同様の抵抗値が得られるという効果を奏する。
に、抵抗１０が１つのＴＦＴ１１から構成される。そし
て、ＴＦＴ１１のゲート電極１１ｂは短絡線１３に接続
し、遮光膜１４は駆動用パルス入力パッド８、９側に接
続している。この実施例は、第６の実施例と同様に、１
つのＴＦＴにより２つのＴＦＴを有する上述した実施例
と同様の抵抗値が得られるという効果を奏する。
【００６５】次に、本発明の第８の実施例の等価回路図
を第１４図に示す。
を第１４図に示す。
【００６６】第１から第７までの実施例は、抵抗１０を
駆動用パルス入力パッド８、９と短絡線１３の間に挿入
したものであったが、第８の実施例は、アドレス配線２
あるいはデータ配線３の間に、抵抗１０を挿入した構造
としたものである。アドレス配線２あるいはデータ配線
３の間に挿入する抵抗１０の構造は、第１から第７の実
施例に示したいずれの構造を採用してもよい。
駆動用パルス入力パッド８、９と短絡線１３の間に挿入
したものであったが、第８の実施例は、アドレス配線２
あるいはデータ配線３の間に、抵抗１０を挿入した構造
としたものである。アドレス配線２あるいはデータ配線
３の間に挿入する抵抗１０の構造は、第１から第７の実
施例に示したいずれの構造を採用してもよい。
【００６７】次に、本発明の第９の実施例の等価回路図
を第１５図に示す。
を第１５図に示す。
【００６８】第８の実施例においては、抵抗１０をアド
レス配線２あるいはデータ配線３の間の、駆動用パルス
入力パッド８、９よりも外側に挿入しているが、第９の
実施例では、表示領域と駆動用パルス入力パッド８、９
の間の領域において、アドレス配線２あるいはデータ配
線３の間に抵抗１０を挿入している。第８の実施例と同
様に、アドレス配線２あるいはデータ配線３の間に入れ
る抵抗１０の構造は、第１から第７の実施例に示したい
ずれの構造を採用してもよい。
レス配線２あるいはデータ配線３の間の、駆動用パルス
入力パッド８、９よりも外側に挿入しているが、第９の
実施例では、表示領域と駆動用パルス入力パッド８、９
の間の領域において、アドレス配線２あるいはデータ配
線３の間に抵抗１０を挿入している。第８の実施例と同
様に、アドレス配線２あるいはデータ配線３の間に入れ
る抵抗１０の構造は、第１から第７の実施例に示したい
ずれの構造を採用してもよい。
【００６９】次に、本発明の第１０の実施例の等価回路
図を第１６図に示す。
図を第１６図に示す。
【００７０】第１０の実施例は、データ配線３の引き出
し方法が、１本おきあるいは数本おきに互い違い引き出
されている液晶表示装置に本発明を適用したものであ
る。駆動用パルス入力パッド８、９と短絡線１３の間に
挿入する抵抗１０の構造は、第１から第７の実施例に示
したいずれの構造を採用してもよい。
し方法が、１本おきあるいは数本おきに互い違い引き出
されている液晶表示装置に本発明を適用したものであ
る。駆動用パルス入力パッド８、９と短絡線１３の間に
挿入する抵抗１０の構造は、第１から第７の実施例に示
したいずれの構造を採用してもよい。
【００７１】次に、本発明の第１１の実施例の等価回路
図を第１７図に示す。
図を第１７図に示す。
【００７２】第１１の実施例は、データ配線３の引き出
し方法が、１本おきあるいは数本おきに互い違い引き出
されている液晶表示装置に本発明を適用したものであ
り、特にアドレス配線２あるいはデータ配線３の間に、
抵抗１０を挿入した構造としたものである。駆動用パル
ス入力パッド８、９と短絡線１３の間に挿入する抵抗１
０の構造は、第１から第７の実施例に示したいずれの構
造を採用してもよい。
し方法が、１本おきあるいは数本おきに互い違い引き出
されている液晶表示装置に本発明を適用したものであ
り、特にアドレス配線２あるいはデータ配線３の間に、
抵抗１０を挿入した構造としたものである。駆動用パル
ス入力パッド８、９と短絡線１３の間に挿入する抵抗１
０の構造は、第１から第７の実施例に示したいずれの構
造を採用してもよい。
【００７３】次に、本発明の第１２の実施例の等価回路
図を第１８図に示す。
図を第１８図に示す。
【００７４】第１２の実施例は、第９の実施例において
外側に抵抗１０とは直接接続していない短絡線１３を形
成する構造としたものである。この短絡線１３はアレイ
工程中は接続されており、検査等で不要になった時点で
切り放す。短絡線１３を切り放しても抵抗１０を介し
て、アドレス配線２およびデータ配線３は接続されてい
るため、静電気による影響を受けにくい構造となってい
る。
外側に抵抗１０とは直接接続していない短絡線１３を形
成する構造としたものである。この短絡線１３はアレイ
工程中は接続されており、検査等で不要になった時点で
切り放す。短絡線１３を切り放しても抵抗１０を介し
て、アドレス配線２およびデータ配線３は接続されてい
るため、静電気による影響を受けにくい構造となってい
る。
【００７５】次に、本発明の第１３の実施例の等価回路
図を第１９図に示す。
図を第１９図に示す。
【００７６】第１３の実施例は、第１２の実施例におい
てアドレス配線２あるいはデータ配線２を１本おき、あ
るいは数本おきに抵抗１０で接続している場合の例であ
る。なお、以上述べてきた第１から第１３の実施例は、
補助容量のない構造の液晶駆動用アクティブマトリクス
基板についての本発明の適用例であったが、補助容量を
有する構造の液晶駆動用アクティブマトリクス基板につ
いても適用することができる。
てアドレス配線２あるいはデータ配線２を１本おき、あ
るいは数本おきに抵抗１０で接続している場合の例であ
る。なお、以上述べてきた第１から第１３の実施例は、
補助容量のない構造の液晶駆動用アクティブマトリクス
基板についての本発明の適用例であったが、補助容量を
有する構造の液晶駆動用アクティブマトリクス基板につ
いても適用することができる。
【００７７】さらに、補助容量線や、対向基板上の電極
の電位制御用のパッドを抵抗１０を介して短絡線１３に
接続する構造でもよい。
の電位制御用のパッドを抵抗１０を介して短絡線１３に
接続する構造でもよい。
【００７８】また、さらに抵抗１０を接続する位置であ
るが、配線の両端部付近でも、どちらかの片側でもよ
い。
るが、配線の両端部付近でも、どちらかの片側でもよ
い。
【００７９】
【発明の効果】本発明による液晶表示装置は、液晶駆動
用アクティブマトリクス基板の静電気に対する保護およ
び、製造工程中の点欠陥の検出のために、アドレス配線
およびデータ配線と短絡線間に抵抗を挿入する構造にお
いて、抵抗を形成する薄膜トランジスタが導電性の斜光
膜を有しているため、外部からの静電気によって破壊さ
れたり、電気的特性に影響を受けにくくなっており、安
定した抵抗値を有する抵抗を供給することができる。そ
の結果、アクティブマトリクス基板の耐静電気性が向上
する。
用アクティブマトリクス基板の静電気に対する保護およ
び、製造工程中の点欠陥の検出のために、アドレス配線
およびデータ配線と短絡線間に抵抗を挿入する構造にお
いて、抵抗を形成する薄膜トランジスタが導電性の斜光
膜を有しているため、外部からの静電気によって破壊さ
れたり、電気的特性に影響を受けにくくなっており、安
定した抵抗値を有する抵抗を供給することができる。そ
の結果、アクティブマトリクス基板の耐静電気性が向上
する。
【図１】 本発明第１の実施例の等価回路図
【図２】 本発明第１の実施例の TFT抵抗部の拡大図
【図３】 本発明第１の実施例の TFT抵抗部の断面拡大
図（ａ−ａ′間）
図（ａ−ａ′間）
【図４】 本発明第１の実施例の TFT抵抗部の断面拡大
図（ｂ−ｂ′間）
図（ｂ−ｂ′間）
【図５】 本発明第２の実施例の等価回路図
【図６】 本発明第２の実施例の TFT抵抗部の拡大図
【図７】 本発明第２の実施例の TFT抵抗部の断面拡大
図（ａ−ａ′間）
図（ａ−ａ′間）
【図８】 本発明第２の実施例の TFT抵抗部の断面拡大
図（ｂ−ｂ′間）
図（ｂ−ｂ′間）
【図９】 本発明第３の実施例の等価回路図
【図１０】 本発明第４の実施例の等価回路図
【図１１】 本発明第５の実施例の等価回路図
【図１２】 本発明第６の実施例の等価回路図
【図１３】 本発明第７の実施例の等価回路図
【図１４】 本発明第８の実施例の等価回路図
【図１５】 本発明第９の実施例の等価回路図
【図１６】 本発明第１０の実施例の等価回路図
【図１７】 本発明第１１の実施例の等価回路図
【図１８】 本発明第１２の実施例の等価回路図
【図１９】 本発明第１３の実施例の等価回路図
【図２０】 従来例の等価回路図
【図２１】 従来例の等価回路図
１…絶縁透明基板、２…アドレス配線、３…データ配
線、４…薄膜トランジスタ、５…画素電極、１０…抵
抗、１１，１２…薄膜トランジスタ、１３…短絡線、１
４…斜光膜。
線、４…薄膜トランジスタ、５…画素電極、１０…抵
抗、１１，１２…薄膜トランジスタ、１３…短絡線、１
４…斜光膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｆ 3/02 Ｋ 7028−5Ｇ
Claims (1)
- 【請求項１】 絶縁透明基板と、この絶縁透明基板上の
表示領域に形成された複数のアドレス配線と、これらア
ドレス配線と交差するように形成された複数データ配線
と、これらアドレス配線とデータ配線との各交差点に形
成されゲート電極がアドレス配線に電気的に接続されド
レイン電極がデータ配線に電気的に接続された薄膜トラ
ンジスタと、前記各交差点の近傍に形成され前記薄膜ト
ランジスタのソース電極に電気的に接続された画素電極
と、前記絶縁透明基板上の表示領域以外の領域で前記ア
ドレス配線、データ配線間を抵抗を介して相互に短絡さ
せる短絡線とを有する液晶表示装置において、 前記各抵抗が斜光膜により覆われた薄膜トランジスタか
らなり、かつ、これら斜光膜が他のすべての斜光膜、前
記アドレス配線、前記データ配線または前記短絡線のう
ち少なくとも１つに短絡されていることを特徴とする液
晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30468091A JP3043869B2 (ja) | 1991-11-20 | 1991-11-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30468091A JP3043869B2 (ja) | 1991-11-20 | 1991-11-20 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142568A true JPH05142568A (ja) | 1993-06-11 |
| JP3043869B2 JP3043869B2 (ja) | 2000-05-22 |
Family
ID=17935933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30468091A Expired - Fee Related JP3043869B2 (ja) | 1991-11-20 | 1991-11-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043869B2 (ja) |
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| US5657139A (en) * | 1994-09-30 | 1997-08-12 | Kabushiki Kaisha Toshiba | Array substrate for a flat-display device including surge protection circuits and short circuit line or lines |
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-
1991
- 1991-11-20 JP JP30468091A patent/JP3043869B2/ja not_active Expired - Fee Related
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