JPS59126663A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59126663A JPS59126663A JP58002443A JP244383A JPS59126663A JP S59126663 A JPS59126663 A JP S59126663A JP 58002443 A JP58002443 A JP 58002443A JP 244383 A JP244383 A JP 244383A JP S59126663 A JPS59126663 A JP S59126663A
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- JP
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- wiring
- fin
- active matrix
- static electricity
- mo8o8
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒｓ）などで
構成されるアクティブマトリックス７において、静電気
などによる前記マトリックスを構成する素子の破壊を防
止するための保護回路に関する。
構成されるアクティブマトリックス７において、静電気
などによる前記マトリックスを構成する素子の破壊を防
止するための保護回路に関する。
ＴＰＴは絶縁基板上にトランジスタが形成されるため、
静電気やノイズなどによる素子破壊を防止する保護回路
を、前記絶縁基板上にモノリシックに形成することが困
難である。この理由は、ＴＰＴで構成される回路の端子
から静電気などが入った時、電流を吸わすべき共通の基
板がな％Ａ仁とによる。また、単結晶シリコン基板上に
形成される通常のＩＣやＬ８工で採用され、技術的に完
成度が高く、実績もある保゛護回路がＴＰＴでは採用出
来ないことも理由の１つである。従って本発明の目的は
、絶縁基板上に形成されるＴＦ’Ｔなどで構成されるア
クティブマトリックスを、静電気ｆｘどによる破壊から
守る保護回路を提供することである。
静電気やノイズなどによる素子破壊を防止する保護回路
を、前記絶縁基板上にモノリシックに形成することが困
難である。この理由は、ＴＰＴで構成される回路の端子
から静電気などが入った時、電流を吸わすべき共通の基
板がな％Ａ仁とによる。また、単結晶シリコン基板上に
形成される通常のＩＣやＬ８工で採用され、技術的に完
成度が高く、実績もある保゛護回路がＴＰＴでは採用出
来ないことも理由の１つである。従って本発明の目的は
、絶縁基板上に形成されるＴＦ’Ｔなどで構成されるア
クティブマトリックスを、静電気ｆｘどによる破壊から
守る保護回路を提供することである。
以下実施例に溢って本発明の詳細な説明する。
第１図は従来のＴＰＴアクティブマトリックスを示す。
各−Ｘフィン（Ｘ１＊ Ｘｌ・・・Ｘ？Ｌ）は両端に外
部回路と接続するための電極があ夛、前記両端の電極間
では、第１図で明らかなように各Ｔ゛ＦＴのゲートに接
続されている。各Ｘフィン（Ｙｌ、Ｙ・・・Ｙ ｍ ）
も両端には外部回路と接続するための電極があり、前記
両端の電極間は第１図で明らかなように各ＴＰＴのソー
スに接続されている。第１図に示すようなアクティブマ
トリックスをパネルとして組み立てる工程などで該アク
ティブマトリックスのＸ及びＸフィンの端子から静電気
が入力することが多い。例えば第１図のＸ１フインの左
側端子から人体などの接触により静電気が入力したとす
ると、該静電気はＸｌ フィンの配線抵抗に応じて入力
波形を変化させながら、Ｔ１１のゲートから順次Ｔ１９
にのゲートまで電圧が印加していく。前記静電気の入力
電圧が低い時には、Ｔ１？７１のゲートまで前記静電気
波形が伝播した後では、Ｘｌフィン全体がある電位にな
シ、時間の経過に伴い前記静電気は表面リークなどによ
シ放電し、前記電位は除々に低下する。
部回路と接続するための電極があ夛、前記両端の電極間
では、第１図で明らかなように各Ｔ゛ＦＴのゲートに接
続されている。各Ｘフィン（Ｙｌ、Ｙ・・・Ｙ ｍ ）
も両端には外部回路と接続するための電極があり、前記
両端の電極間は第１図で明らかなように各ＴＰＴのソー
スに接続されている。第１図に示すようなアクティブマ
トリックスをパネルとして組み立てる工程などで該アク
ティブマトリックスのＸ及びＸフィンの端子から静電気
が入力することが多い。例えば第１図のＸ１フインの左
側端子から人体などの接触により静電気が入力したとす
ると、該静電気はＸｌ フィンの配線抵抗に応じて入力
波形を変化させながら、Ｔ１１のゲートから順次Ｔ１９
にのゲートまで電圧が印加していく。前記静電気の入力
電圧が低い時には、Ｔ１？７１のゲートまで前記静電気
波形が伝播した後では、Ｘｌフィン全体がある電位にな
シ、時間の経過に伴い前記静電気は表面リークなどによ
シ放電し、前記電位は除々に低下する。
静電気が入力しても、前記のような過程で静電気が放電
する時は、ＴＵＦＴは何らの損傷も受けない。
する時は、ＴＵＦＴは何らの損傷も受けない。
しかし、前記ｘ１ フィンの左端よ少入力した静電気の
電圧が十分に高＜ＴＰＴのゲート破壊電圧を越える時に
は、Ｔ１夏のゲート部まで前記静電気が達つした時、Ｔ
１１のゲート酸化膜を破壊することがある。このような
場合はＴＰＴは回復不能な損傷を受ける。
電圧が十分に高＜ＴＰＴのゲート破壊電圧を越える時に
は、Ｔ１夏のゲート部まで前記静電気が達つした時、Ｔ
１１のゲート酸化膜を破壊することがある。このような
場合はＴＰＴは回復不能な損傷を受ける。
そこで本発明の目的は、アクティブマトリックスの端子
に静電気が入力しても、ＴＰＴが破壊しないような保護
回路を提供することである。本発明の実施例を第２図に
示す。第２図で明らかなように、本発明のポイントはア
クティブマトリックスの外側に配線Ａがあシ、該配線Ａ
と各Ｘ及びＸフィンとの間４Ｃ２個のＭＯ８Ｏ８型トラ
ンジスタリーズに接続されていることである。前記２ケ
のＭＯ８Ｏ８型トランジスタ Ｘｌｌ、 ＴＸｌｚ 、
拳−・’ｒｘ３゜、ＴＸｎｚ 、ＴＹＨ、ＴＹＨ２
、ｍ ＊ ”ＴＹｍｌ 、’ｒｙ町で示す。Ｘフィンに
接続される２個のＭＯ８Ｏ８型トランジスタち、Ｘフィ
ンに近い方のＭＯ８Ｏ８型トラシスｐ （Ｔ Ｘ ｓｔ
、 ＴＩＨ、＠ ＠ ＠ Ｔ Ｘ ｎ ｌ ） ノゲ
ートは各Ｘフィンに接続され、同様にＸフィンに接続さ
れる２個のＭＯ８Ｏ８型トランジスタち、Ｘフィンに近
い方のＭＯ８Ｏ８型トランジスタＴＹｔｓ ＊Ｔ”１１
ｗ・・・ＴＹ？７Ｌ１） のゲートは各Ｘフィンに
接続されている。一方Ｘフィン及びＸフィンから遠い方
に接続されているＭｏＳ型トヲンジスタ（ＴＩＨ２、＊
＊ ｍＴＸｎ２ 、ＴＹＨ、＊ ｍ ＠ＴＹｍ霊）
のゲートはアクティブマトリックスの外側に設けられた
配線Ａに接続されている。従って本発明による保護回路
は、第２図に示すように配線Ａと、該配線ＡとＸ乃至Ｘ
フィンの間に挿入された２個のＭＯ８Ｏ８型トランジス
タ成っている。
に静電気が入力しても、ＴＰＴが破壊しないような保護
回路を提供することである。本発明の実施例を第２図に
示す。第２図で明らかなように、本発明のポイントはア
クティブマトリックスの外側に配線Ａがあシ、該配線Ａ
と各Ｘ及びＸフィンとの間４Ｃ２個のＭＯ８Ｏ８型トラ
ンジスタリーズに接続されていることである。前記２ケ
のＭＯ８Ｏ８型トランジスタ Ｘｌｌ、 ＴＸｌｚ 、
拳−・’ｒｘ３゜、ＴＸｎｚ 、ＴＹＨ、ＴＹＨ２
、ｍ ＊ ”ＴＹｍｌ 、’ｒｙ町で示す。Ｘフィンに
接続される２個のＭＯ８Ｏ８型トランジスタち、Ｘフィ
ンに近い方のＭＯ８Ｏ８型トラシスｐ （Ｔ Ｘ ｓｔ
、 ＴＩＨ、＠ ＠ ＠ Ｔ Ｘ ｎ ｌ ） ノゲ
ートは各Ｘフィンに接続され、同様にＸフィンに接続さ
れる２個のＭＯ８Ｏ８型トランジスタち、Ｘフィンに近
い方のＭＯ８Ｏ８型トランジスタＴＹｔｓ ＊Ｔ”１１
ｗ・・・ＴＹ？７Ｌ１） のゲートは各Ｘフィンに
接続されている。一方Ｘフィン及びＸフィンから遠い方
に接続されているＭｏＳ型トヲンジスタ（ＴＩＨ２、＊
＊ ｍＴＸｎ２ 、ＴＹＨ、＊ ｍ ＠ＴＹｍ霊）
のゲートはアクティブマトリックスの外側に設けられた
配線Ａに接続されている。従って本発明による保護回路
は、第２図に示すように配線Ａと、該配線ＡとＸ乃至Ｘ
フィンの間に挿入された２個のＭＯ８Ｏ８型トランジス
タ成っている。
第２図に示す本発明による保護回路を持ったアクティブ
マトリックスが静電気に対して強くなる理由は、入力し
た静電気が流れる電流ノくスを増やすことにより、アク
ティブマトリックスを構成するＴＰＴのゲートに印加す
る実効電位が下がることによる。各Ｘ乃至Ｘフィンに新
らたに追加挿入された２個のＭＯ８Ｏ８型トランジスタ
印加した静電気の正負に対、応してどちらか一方がＯＮ
Ｌ、他方はＯＦＦとなる。静電気の一部はＯＦＦしたＭ
Ｏ８Ｏ８型トランジスタース・ドレイン間のブレイクダ
ウンにより配線Ａに流れる。第２図のアクティブマトリ
ックスが組立工程の途上にある時は、配線Ａはフローテ
ィングとなっている。従って前記静電気が配線Ａに流れ
る割合は、配線Ａのフローティング電位と該配線の容量
によって決まる。
マトリックスが静電気に対して強くなる理由は、入力し
た静電気が流れる電流ノくスを増やすことにより、アク
ティブマトリックスを構成するＴＰＴのゲートに印加す
る実効電位が下がることによる。各Ｘ乃至Ｘフィンに新
らたに追加挿入された２個のＭＯ８Ｏ８型トランジスタ
印加した静電気の正負に対、応してどちらか一方がＯＮ
Ｌ、他方はＯＦＦとなる。静電気の一部はＯＦＦしたＭ
Ｏ８Ｏ８型トランジスタース・ドレイン間のブレイクダ
ウンにより配線Ａに流れる。第２図のアクティブマトリ
ックスが組立工程の途上にある時は、配線Ａはフローテ
ィングとなっている。従って前記静電気が配線Ａに流れ
る割合は、配線Ａのフローティング電位と該配線の容量
によって決まる。
配線Ａの容量は大きい方が静電気による破壊防止の効果
が太き込。具体的には配線Ａの配線巾を大きくした夛、
第２図に示した配線Ａはアクティブマトリックスの外周
凭に配線されているが、全外周に配線することなどによ
シ、配線Ａの面積をよシ大きくするとよい。アクティブ
マトリックスが周辺回路などに接続されて組み立てが完
了した時は、配線ＡもＧＮＤ電位に接続するとよい。こ
の場合は静電気だけでなく、周辺回路を通して入力する
サージに対しても本発明の保護回路は役立つ。
が太き込。具体的には配線Ａの配線巾を大きくした夛、
第２図に示した配線Ａはアクティブマトリックスの外周
凭に配線されているが、全外周に配線することなどによ
シ、配線Ａの面積をよシ大きくするとよい。アクティブ
マトリックスが周辺回路などに接続されて組み立てが完
了した時は、配線ＡもＧＮＤ電位に接続するとよい。こ
の場合は静電気だけでなく、周辺回路を通して入力する
サージに対しても本発明の保護回路は役立つ。
各Ｘ乃至Ｙフィンと配線Ａの間に挿入された２個のＭＯ
８Ｏ８型トランジスタ続方法は、アクティブマ） ＩＪ
ラックス正常に動作するためにも必要である。アクティ
ブマトリックスの動作のためには、少なくとも、Ｙフィ
ンの電位がＧＮＤ電位に対して正負の両方に振れる必要
がある。Ｘ、Ｙの両方の電位が正負に振れるアクティブ
マトリックスもある。前記２個のＭＯ８型トヲ′ンジス
タは、正常なＸ、Ｙの電位に対し、必ずどちらか１つが
ＯＦＦとな’）、Ｘ＋Ｙの電位が確保されアクティブマ
トリックスの動作が保償される。
８Ｏ８型トランジスタ続方法は、アクティブマ） ＩＪ
ラックス正常に動作するためにも必要である。アクティ
ブマトリックスの動作のためには、少なくとも、Ｙフィ
ンの電位がＧＮＤ電位に対して正負の両方に振れる必要
がある。Ｘ、Ｙの両方の電位が正負に振れるアクティブ
マトリックスもある。前記２個のＭＯ８型トヲ′ンジス
タは、正常なＸ、Ｙの電位に対し、必ずどちらか１つが
ＯＦＦとな’）、Ｘ＋Ｙの電位が確保されアクティブマ
トリックスの動作が保償される。
餉３図は本発明による別の保護回路を示す。第２図に対
し各フィンに抵抗（ＲＸｌ、 ＲＹ、）を追加挿入した
ものである。前記抵抗は静電気などの印加波形をなまら
せる役目をし、素子破壊の防止がよシ効果的になる。保
護回路としての基本動作は第２図での説明と同様である
。
し各フィンに抵抗（ＲＸｌ、 ＲＹ、）を追加挿入した
ものである。前記抵抗は静電気などの印加波形をなまら
せる役目をし、素子破壊の防止がよシ効果的になる。保
護回路としての基本動作は第２図での説明と同様である
。
第１図は従来のアクティブマトリックスである。
第２図は本発明による保護回路を持つアクティブマトリ
ックスである。第３図は本発明によるもう一つの保護回
路を持つアクティブマトリックスの一部である。 Ｘｌ 、−ｘ２ｅ １１ Ｘ ｎ＊ ｅ ａ Ｘフィン
Ｙ１＋ Ｙ２・・Ｙｆｆｌ・・・ＹツインＴＴ ・
・Ｔｎｍ ＊ ＠・アクティブマトリツ１１．１２゜ クスを構成するトランジスタ ＴＩ ・・’ｒｙｍ２・・ 保護回路を構成するトヲ
ロＰ ンジスタ。 以 上 出願人 株式会社瞠訪精工舎
ックスである。第３図は本発明によるもう一つの保護回
路を持つアクティブマトリックスの一部である。 Ｘｌ 、−ｘ２ｅ １１ Ｘ ｎ＊ ｅ ａ Ｘフィン
Ｙ１＋ Ｙ２・・Ｙｆｆｌ・・・ＹツインＴＴ ・
・Ｔｎｍ ＊ ＠・アクティブマトリツ１１．１２゜ クスを構成するトランジスタ ＴＩ ・・’ｒｙｍ２・・ 保護回路を構成するトヲ
ロＰ ンジスタ。 以 上 出願人 株式会社瞠訪精工舎
Claims (1)
- 【特許請求の範囲】 ■ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒｓ）などで構成さ
れるアクテイブマトリックスにおいて、該マトリックス
の周辺領域で、前記マトリックスを構成する各Ｘフィン
が直列に接続された２個のＭＯｇ型トヲンジスタを介し
て一つの配線に接続され、前記２個のＭＯＳ型）ヲンジ
スタは、前記Ｘフィンに近い方のＭＯ１Ｅ型トヲンジス
タのゲートは該ＭＯＢ形トヲンジスタが接続されるべき
前記Ｘフィンに接続され、前記直列に接続された２個の
ＭＯ８Ｏ８型トランジスタち、前記Ｘフィンよシ遠一方
のＭＯ８Ｏ８型トランジスタートは、前記一つの配線に
接続され、前記マトリックスを構成すると各Ｘフィンが
直列に接続された２個のＭＯ８Ｏ８型トランジスタして
前記一つの配線に接続され、前記２個のＭ’Ｏ８型トヲ
ンジスタのうち、Ｘフィンに近い方のＭＯ８Ｏ８型トラ
ンジスタートは該ＭＯＢ型トヲンジスタが接続されるべ
き前記Ｘフィンに接続され、前記２個のＭＯ８Ｏ８型ト
ランジスタちＸフィンに遠い方のＭＯ８Ｏ８型トランジ
スタートは、前記一つの配線に接続される保護回路を持
つことを特徴とする半導体装置。 ■ 特許請求の範囲第１項記載のアクティブマトリック
スにおいて、各Ｘフィン及びＸフィンに入力保護抵抗を
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002443A JPS59126663A (ja) | 1983-01-11 | 1983-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58002443A JPS59126663A (ja) | 1983-01-11 | 1983-01-11 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8838394A Division JPH0830799B2 (ja) | 1994-04-26 | 1994-04-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59126663A true JPS59126663A (ja) | 1984-07-21 |
| JPH0549966B2 JPH0549966B2 (ja) | 1993-07-27 |
Family
ID=11529412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58002443A Granted JPS59126663A (ja) | 1983-01-11 | 1983-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59126663A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265455A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 表示装置 |
| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| JPS6310558A (ja) * | 1986-07-02 | 1988-01-18 | Hitachi Ltd | 液晶表示装置 |
| JPS63220289A (ja) * | 1987-03-10 | 1988-09-13 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPH02118617A (ja) * | 1988-10-28 | 1990-05-02 | Matsushita Electric Ind Co Ltd | マトリクス型画像表示装置の保護回路およびマトリクス型画像表示装置の製造方法と検査方法 |
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-
1983
- 1983-01-11 JP JP58002443A patent/JPS59126663A/ja active Granted
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| US6765630B2 (en) | 1997-03-26 | 2004-07-20 | Sharp Kabushiki Kaisha | Display panel |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0549966B2 (ja) | 1993-07-27 |
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