JP3166698B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、半導体集積回路が有する出力バッファ回路
のレイアウト面積の縮小を図ることができる半導体集積
回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の出力バッファ回
路として、例えば、特開平８−１８６２３８号公報に示
すものがある。図４は、この出力バッファ回路のレイア
ウトブロック図である。図に示されている通り、この出
力バッファ回路では、パッド４０、静電保護素子４１、
抵抗素子４２、インターフェース用電源電位ＶＴの供給
配線４３、Ｐチャネル型トランジスタ４４、Ｎチャネル
型トランジスタ４５、セレクタ／プリバッファ４６およ
び差動増幅器４７ａ，４７ｂを一列に配置し、これらを
接続することにより回路を構成させている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路の出力バッファ回路によると、抵抗素
子、抵抗素子の静電保護素子およびパッドを一列に配置
しているため、出力バッファ回路のレイアウト面積が増
加するという問題がある。
【０００４】従って、本発明の目的は、出力バッファ回
路のレイアウト面積の縮小を図ることができる半導体集
積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するため、出力回路に一端が接続された抵抗素子と、
抵抗素子を保護するための静電保護素子とを有する半導
体集積回路において、抵抗素子を、静電保護素子の配置
位置から特定される静電保護素子上の所定の位置に配置
し、他端を静電保護素子の一端に接続し、抵抗素子の前
記他端と前記静電保護素子の前記一端を、信号パッドに
接続し、静電保護素子が、電界効果トランジスタであ
り、抵抗素子を、前記電界効果トランジスタの前記ドレ
イン領域上のドレイン用コンタクトと、ゲートとの間に
配置していることを特徴とする半導体集積回路を提供す
るものである。
【０００６】以上の構成において、抵抗素子は、ゲート
の長手方向に対して平行に形成されていることが望まし
く、また、抵抗素子は、ドレイン用コンタクトとゲート
との間におけるドレイン領域を、ゲートの長手方向に貫
通するように形成されていることが望ましい。
【０００７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を詳細に説明する。図１は、本発明の実
施の形態に係る半導体集積回路の出力バッファ回路を示
す平面図である。図に示すように、静電保護素子１，２
には、ソース領域３およびドレイン領域５が形成され、
その上にはゲート７および終端抵抗８が搭載されてい
る。ソース領域３は、ソース用コンタクト４により図２
に示す配線１３と電気的に接続されており、ドレイン領
域５は、ドレイン用コンタクト６により配線１２と電気
的に接続されている。また、終端抵抗８の一端は、コン
タクト９により配線１０と電気的に接続されており、他
端は、コンタクト１１により配線１２と電気的に接続さ
れている。
【０００８】図２は、図１のＡ−Ａ線断面の一部を示す
図である。図に示す通り、ドレイン領域５上に配置され
たドレイン用コンタクト６とゲート７との間隔は、ソー
ス領域３上に配置されたソース用コンタクト４とゲート
７との間隔よりも広くなっている。このことを利用し
て、終端抵抗８をドレイン用コンタクト６とゲート７と
の間のドレイン領域５上を貫通するように配置させてい
る。即ち、ドレイン領域５上には、比較的幅が広い配線
が形成されるようになっている。このため、ドレイン領
域５上に終端抵抗８を配置しても不具合は生じない。こ
れにより、不具合の発生を回避しつつ出力バッファ回路
のレイアウト面積の縮小を実現させている。
【０００９】図３は、図１に示す出力バッファ回路の回
路図である。図３において、静電保護素子１は、Ｐチャ
ネル型トランジスタの静電保護素子に対応し、静電保護
素子２は、Ｎチャネル型トランジスタの静電保護素子に
対応する。図において、出力回路１４は、終端抵抗８の
一端に接続されており、出力回路１４からの信号は、配
線１０，終端抵抗８および配線１２を介して信号パッド
１５に入力され、信号パッド１５から外部に出力され
る。一方、終端抵抗８の他端（外部と接続されている側
の端子）は、コンタクト１１（図示せず），配線１２お
よびドレイン用コンタクト６を介して静電保護素子１，
２のドレイン側と電気的に接続されている。そして、静
電保護素子１のソース側端子はグランドＧＮＤに、静電
保護素子２のソース側端子は電源ＶＤＤにそれぞれ接続
されている。
【００１０】終端抵抗８は、例えば、ゲートポリをシリ
サイド化したシリサイド抵抗により形成する。このと
き、静電保護素子１，２のドレイン上にシリサイド抵抗
が存在する場合があるが、トランジスタのゲート生成と
は別工程のため、静電保護素子１，２のトランジスタの
形成に影響は無い。
【００１１】なお、この実施の形態では、静電保護素子
１，２として、Ｐチャネル型とＮチャネル型のＭＯＳト
ランジスタを用いた例について説明したが、例えば、Ｐ
チャネル型ＭＯＳトランジスタの静電保護素子２を取り
去り、Ｎチャネル型ＭＯＳトランジスタのみを静電保護
素子１として採用にした回路でも同様である。
【００１２】
【発明の効果】以上説明した通り、本発明の半導体集積
回路によれば、抵抗素子を、静電保護素子の配置位置か
ら特定される所定の位置に配置するようにしたため、出
力バッファ回路のレイアウト面積の縮小を図ることが出
来る。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態に係る半導体集積
回路の出力バッファ回路を示す平面図である。
【図２】図１のＡ−Ａ線断面の一部を示す図である。
【図３】図１に示す出力バッファ回路の回路図である。
【図４】従来の半導体集積回路の出力バッファ回路のレ
イアウトブロック図である。
【符号の説明】
１ 静電保護素子 ２ 静電保護素子 ３ ソース領域 ４ ソース用コンタクト ５ ドレイン領域 ６ ドレイン用コンタクト ７ ゲート ８ 終端抵抗 ９ コンタクト １０ 配線 １１ コンタクト １２ 配線 １３ 配線 １４ 出力回路 １５ 信号パッド
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8234 - 21/8238 H01L 27/04 H01L 27/06 - 27/092

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 出力回路に一端が接続された抵抗素子
    と、前記抵抗素子を保護するための静電保護素子とを有
    する半導体集積回路において、 前記抵抗素子は、前記静電保護素子の配置位置から特定
    される前記静電保護素子上の所定の位置に配置され、他
    端が前記静電保護素子の一端に接続され、 前記抵抗素子の前記他端と前記静電保護素子の前記一端
    は、信号パッドに接続され、 前記静電保護素子は、電界効果トランジスタであり、 前記抵抗素子は、前記電界効果トランジスタの前記ドレ
    イン領域上のドレイン用コンタクトと、ゲートとの間に
    配置されている ことを特徴とする半導体集積回路。
  2. 【請求項２】 前記抵抗素子は、前記ゲートの長手方向
    に対して平行に形成されていることを特徴とする請求項
    １記載の半導体集積回路。
  3. 【請求項３】 前記抵抗素子は、前記ドレイン用コンタ
    クトと前記ゲートとの間における前記ドレイン領域を、
    前記ゲートの長手方向に貫通するように形成されている
    ことを特徴とする請求項１または２記載の半導体集積回
    路。
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