JPH0567953B2 - - Google Patents
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- JPH0567953B2 JPH0567953B2 JP62055718A JP5571887A JPH0567953B2 JP H0567953 B2 JPH0567953 B2 JP H0567953B2 JP 62055718 A JP62055718 A JP 62055718A JP 5571887 A JP5571887 A JP 5571887A JP H0567953 B2 JPH0567953 B2 JP H0567953B2
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- wiring
- thin film
- gate
- film transistor
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Links
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクテイブマトリツクス液晶デイス
プレイにもちいられる薄膜トランジスタアレイに
関し、特に、静電気保護素子が付加されたアレイ
基板に関する。
プレイにもちいられる薄膜トランジスタアレイに
関し、特に、静電気保護素子が付加されたアレイ
基板に関する。
薄膜トランジスタ（TFT）を用いたアクテイ
ブマトリツクス液晶デイスプレイは、TFTがア
レイ化された基板と透明導電膜が形成された対向
基板を適当な間隔をあけて貼り合わせ、そのスペ
ースに液晶材を封入し、TFTの駆動回路を付加
することにより製造される。第５図は、製造され
た液晶デイスプレイの等価回路図である。TFT
アレイ基板においては、ゲートライン１とドレイ
ンライン２が交叉して配線され、その交点部に
TFT６が形成されており、TFT６のソース電極
に接続された透明電極と対向基板により、液晶材
を誘電体として、コンデンサ７が形成される。表
示動作は、TFTアレイのドレイン配線２に時系
列画像信号を、またゲート配線１に線順次走査信
号を加えてTFT６のオン・オフを操作してコン
デンサ７の充放電を行ない、画像信号電圧をコン
デンサ７すなわち液晶層に印加することにより行
なわれる。第６図は、TFTの縦断面図である。
TFT６においては、ガラス基板８上にゲート配
線１が形成され、ゲート絶縁膜９を隔てて、素子
アイランドアモルフアスSi（ａ−Si）層１０，１
１ドレイン配線２等が形成されている。ソース電
極１５に透明電極１４が接続されている。トラン
ジスタの活性材料としてはアモルフアスシリコン
が一般的であり、以下、アモルフアルシリコンを
用いた薄膜トランジスタについて述べることとす
る。
ブマトリツクス液晶デイスプレイは、TFTがア
レイ化された基板と透明導電膜が形成された対向
基板を適当な間隔をあけて貼り合わせ、そのスペ
ースに液晶材を封入し、TFTの駆動回路を付加
することにより製造される。第５図は、製造され
た液晶デイスプレイの等価回路図である。TFT
アレイ基板においては、ゲートライン１とドレイ
ンライン２が交叉して配線され、その交点部に
TFT６が形成されており、TFT６のソース電極
に接続された透明電極と対向基板により、液晶材
を誘電体として、コンデンサ７が形成される。表
示動作は、TFTアレイのドレイン配線２に時系
列画像信号を、またゲート配線１に線順次走査信
号を加えてTFT６のオン・オフを操作してコン
デンサ７の充放電を行ない、画像信号電圧をコン
デンサ７すなわち液晶層に印加することにより行
なわれる。第６図は、TFTの縦断面図である。
TFT６においては、ガラス基板８上にゲート配
線１が形成され、ゲート絶縁膜９を隔てて、素子
アイランドアモルフアスSi（ａ−Si）層１０，１
１ドレイン配線２等が形成されている。ソース電
極１５に透明電極１４が接続されている。トラン
ジスタの活性材料としてはアモルフアスシリコン
が一般的であり、以下、アモルフアルシリコンを
用いた薄膜トランジスタについて述べることとす
る。
上述した従来のアクテイブマトリツクス液晶デ
イスプレイにおいては、ａ−SiTFTアレイのゲ
ート配線とドレイン配線は、絶縁物により電気的
に絶縁されているため、種々の静電気障害が発生
する欠点がある。すなわち、先に述べた液晶パネ
ル化工程および駆動回路接続工程において発生す
る静電気により、ゲート配線もしくはドレイン配
線２が帯電することにより、ゲート配線およびド
レイン配線２に実際の駆動電圧を大幅に上回る電
圧が印加され、絶縁膜の絶縁破壊、絶縁膜中トラ
ツプへのキヤリア注入による素子特性の変化がお
こり、スイツチング素子として不良となつてしま
うのである。この静電気障害は、通常の結晶系デ
バイスにおいても、大きな問題であり、アバラン
シエダイオード、パンチスルートランジスタ等が
保護素子として用いられているが、これらの保護
素子が、ａ−SiTFTにおいては、材料およびプ
ロアス面から製作困難であるため、ａ−SiTFT
アレイにおいては、十分な能力をもつ保護素子を
工程を大幅に増やすことなくつくり込むことはな
されていなかつた。
イスプレイにおいては、ａ−SiTFTアレイのゲ
ート配線とドレイン配線は、絶縁物により電気的
に絶縁されているため、種々の静電気障害が発生
する欠点がある。すなわち、先に述べた液晶パネ
ル化工程および駆動回路接続工程において発生す
る静電気により、ゲート配線もしくはドレイン配
線２が帯電することにより、ゲート配線およびド
レイン配線２に実際の駆動電圧を大幅に上回る電
圧が印加され、絶縁膜の絶縁破壊、絶縁膜中トラ
ツプへのキヤリア注入による素子特性の変化がお
こり、スイツチング素子として不良となつてしま
うのである。この静電気障害は、通常の結晶系デ
バイスにおいても、大きな問題であり、アバラン
シエダイオード、パンチスルートランジスタ等が
保護素子として用いられているが、これらの保護
素子が、ａ−SiTFTにおいては、材料およびプ
ロアス面から製作困難であるため、ａ−SiTFT
アレイにおいては、十分な能力をもつ保護素子を
工程を大幅に増やすことなくつくり込むことはな
されていなかつた。
本発明によれば、複数のゲート電極配線および
複数のドレイン電極配線が交叉するように配線さ
れ、各交叉点に薄膜トランジスタが形成され、基
準電位の与えられる基準電位配線と、各ゲート配
線およびドレイン配線との間に個別に電気的に結
合した２端子動作薄膜トランジスタもしくは金属
−絶縁物−金属ダイオードを有する薄膜トランジ
スタアレイにおいて、薄膜トランジスタ及び２端
子動作薄膜トランジスタのゲート電極、ゲート絶
縁膜、アモルフアスシリコン層及びソース・ドレ
イン電極がそれぞれ同時に形成されたものからな
るか、もしくは薄膜トランジスタのゲート絶縁膜
と金属−絶縁物−金属ダイオードの絶縁物がそれ
ぞれ同時に形成されたものからなる薄膜トランジ
スタアレイが得られる。
複数のドレイン電極配線が交叉するように配線さ
れ、各交叉点に薄膜トランジスタが形成され、基
準電位の与えられる基準電位配線と、各ゲート配
線およびドレイン配線との間に個別に電気的に結
合した２端子動作薄膜トランジスタもしくは金属
−絶縁物−金属ダイオードを有する薄膜トランジ
スタアレイにおいて、薄膜トランジスタ及び２端
子動作薄膜トランジスタのゲート電極、ゲート絶
縁膜、アモルフアスシリコン層及びソース・ドレ
イン電極がそれぞれ同時に形成されたものからな
るか、もしくは薄膜トランジスタのゲート絶縁膜
と金属−絶縁物−金属ダイオードの絶縁物がそれ
ぞれ同時に形成されたものからなる薄膜トランジ
スタアレイが得られる。
すなわち本発明によれば、２端子動作ａ−
SiTFTもしくはMIMダイオードが各ゲート配線
及び各ドレイン配線と基準電位配線とを非線形抵
抗として、電気的に結合しているため、液晶パネ
ル化工程及び駆動回路接続工程において発生する
静電気により発生するゲートラインおよびドレイ
ンライン間の電圧を抑制し、静電気障害の問題が
解決できる。
SiTFTもしくはMIMダイオードが各ゲート配線
及び各ドレイン配線と基準電位配線とを非線形抵
抗として、電気的に結合しているため、液晶パネ
ル化工程及び駆動回路接続工程において発生する
静電気により発生するゲートラインおよびドレイ
ンライン間の電圧を抑制し、静電気障害の問題が
解決できる。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の等価回路図であ
る。各ゲート配線１、および各ドレイン配線２は
基準電位配線３と２端子動作TFT４，５によつ
て接続されている。各ゲート配線１およびドレイ
ン配線２には、駆動IC１３から信号が与えられ
て表示用TFT６を操作しコンデンサ中の液晶と
駆動している。ゲート配線１に付加された２端子
動作TFT４，５の機能について説明する。各配
線１，２に付加された２端子動作TFT４，５の
一方のゲート電極は、ゲート配線１に接続されて
おり、薄膜トランジスタ４，５の他方のゲート電
極は、基準電位配線３に接続されている。この様
に２端子動作のａ−SiTFT４，５を２個付加す
るとゲート配線１および基準電位配線３に電圧を
印加したときの電圧−電流特性は、第２図に示さ
れるものとなり、パネル化工程において、ゲート
配線１が静電気により、基準電位配線３の電位に
対し、正負に帯電すると、その電荷を打ちけす方
向に、ゲート配線１−基準電位配線３間に電流が
流れ、静電気によるゲート配線１と基準電位配線
３との間、ひいては、ゲート配線１とドレイン配
線２間に発生する電圧を抑制できる。
る。各ゲート配線１、および各ドレイン配線２は
基準電位配線３と２端子動作TFT４，５によつ
て接続されている。各ゲート配線１およびドレイ
ン配線２には、駆動IC１３から信号が与えられ
て表示用TFT６を操作しコンデンサ中の液晶と
駆動している。ゲート配線１に付加された２端子
動作TFT４，５の機能について説明する。各配
線１，２に付加された２端子動作TFT４，５の
一方のゲート電極は、ゲート配線１に接続されて
おり、薄膜トランジスタ４，５の他方のゲート電
極は、基準電位配線３に接続されている。この様
に２端子動作のａ−SiTFT４，５を２個付加す
るとゲート配線１および基準電位配線３に電圧を
印加したときの電圧−電流特性は、第２図に示さ
れるものとなり、パネル化工程において、ゲート
配線１が静電気により、基準電位配線３の電位に
対し、正負に帯電すると、その電荷を打ちけす方
向に、ゲート配線１−基準電位配線３間に電流が
流れ、静電気によるゲート配線１と基準電位配線
３との間、ひいては、ゲート配線１とドレイン配
線２間に発生する電圧を抑制できる。
第３図は、ゲートラインに付加された２端子動
作TFTの縦断面図である。基準電位配線３は表
示用TFTアレイ形成におけるドレイン配線と同
時に行なえるため、上記した２端子動作TFTは、
通常のTFTアレイ形成において、ドレイン配線
工程の前にコンタクトホールをもうける工程を追
加すれば、作製することができる。ガラス基板８
上の複数のゲート配線１と基準電位補助配線３１
とを有し、それらの上にゲート絶縁膜９と高抵抗
ａ−Si１０とを有し、高抵抗ａ−Si１０にはソー
ス・ドレイン電極となるn+a−Si１１を有してい
る。ｎ＋ａ−Si11の内側のもの同志は基準電位配
線３で接続されて基準電位補助配線３１に接続さ
れている。n+a−Si11の外側のものは配線２１で
図示していない部分で接続されてゲート配線１に
つながれており、ゲート配線１はこれによつて接
続されている。
作TFTの縦断面図である。基準電位配線３は表
示用TFTアレイ形成におけるドレイン配線と同
時に行なえるため、上記した２端子動作TFTは、
通常のTFTアレイ形成において、ドレイン配線
工程の前にコンタクトホールをもうける工程を追
加すれば、作製することができる。ガラス基板８
上の複数のゲート配線１と基準電位補助配線３１
とを有し、それらの上にゲート絶縁膜９と高抵抗
ａ−Si１０とを有し、高抵抗ａ−Si１０にはソー
ス・ドレイン電極となるn+a−Si１１を有してい
る。ｎ＋ａ−Si11の内側のもの同志は基準電位配
線３で接続されて基準電位補助配線３１に接続さ
れている。n+a−Si11の外側のものは配線２１で
図示していない部分で接続されてゲート配線１に
つながれており、ゲート配線１はこれによつて接
続されている。
第４図は、本発明の他の実施例の縦断面図であ
りＭ・IMダイオードを利用するものである。基
準電位配線３は、ガラス基板８上に形成され、そ
の上にSiが過剰であるSiNx膜９がプラズマCVD
によつて形成され、その上にａ−SiTFTが形成
される。Siが過剰なSiNx膜は、例えば、電圧の
６乗に比例する非線形な伝導を示すため、ゲート
ラインと基準電位配線は非線形素子によつて結合
されることとなり、静電気によるゲートライン・
ドレインライン間電圧発生を抑制できるのは、実
施例１に述べた通りである。この実施例では、ａ
−SiTFTを用いないため、種々のスイツチング
素子アレイの保護素子として容易に適用し得る利
点がある。
りＭ・IMダイオードを利用するものである。基
準電位配線３は、ガラス基板８上に形成され、そ
の上にSiが過剰であるSiNx膜９がプラズマCVD
によつて形成され、その上にａ−SiTFTが形成
される。Siが過剰なSiNx膜は、例えば、電圧の
６乗に比例する非線形な伝導を示すため、ゲート
ラインと基準電位配線は非線形素子によつて結合
されることとなり、静電気によるゲートライン・
ドレインライン間電圧発生を抑制できるのは、実
施例１に述べた通りである。この実施例では、ａ
−SiTFTを用いないため、種々のスイツチング
素子アレイの保護素子として容易に適用し得る利
点がある。
以上説明したように本発明は、ａ−SiTFTア
レイ基板のゲートライン、ドレインの端子部に非
線形素子をもうけ、ゲートライン、ドレインライ
ンをある電位基準となる配線と上記非線形素子に
より、電気的に結合することにより、以降の工程
において、発生する静電気によるゲートライン・
ドレインライン間の電圧を抑制し、ａ−SiTFT
の静電気障害の発生を低減できる効果がある。
レイ基板のゲートライン、ドレインの端子部に非
線形素子をもうけ、ゲートライン、ドレインライ
ンをある電位基準となる配線と上記非線形素子に
より、電気的に結合することにより、以降の工程
において、発生する静電気によるゲートライン・
ドレインライン間の電圧を抑制し、ａ−SiTFT
の静電気障害の発生を低減できる効果がある。
第１図は本発明の一実施例の等価回路図、第２
図は、第１図の回路構成によるゲート（ドレイ
ン）−基準電位配線間の電圧−電流特性図、第３
図は、第１図の２端子TFTの縦断面図、第４図
は、本発明の他の実施例の縦断面図、第５図は、
従来のTFTアレイ基板の等価回路図、第６図は、
アモルフアスシリコンTFTの縦断面図である。 １……ゲートライン、２……ドレインライン、
３……基準電位配線、４，５……２端子動作
TFT、６……表示用TFT、７……液晶容量、８
……ガラス基板、９……ゲート絶縁膜、１０……
ｉ−ａ−Si膜、１１……n+−ａ−Si膜、１２……
SiリツチなSiNx膜、１３……駆動IC、２１……
配線、３１……基準電位補助配線。
図は、第１図の回路構成によるゲート（ドレイ
ン）−基準電位配線間の電圧−電流特性図、第３
図は、第１図の２端子TFTの縦断面図、第４図
は、本発明の他の実施例の縦断面図、第５図は、
従来のTFTアレイ基板の等価回路図、第６図は、
アモルフアスシリコンTFTの縦断面図である。 １……ゲートライン、２……ドレインライン、
３……基準電位配線、４，５……２端子動作
TFT、６……表示用TFT、７……液晶容量、８
……ガラス基板、９……ゲート絶縁膜、１０……
ｉ−ａ−Si膜、１１……n+−ａ−Si膜、１２……
SiリツチなSiNx膜、１３……駆動IC、２１……
配線、３１……基準電位補助配線。
Claims (1)
- １ 絶縁基板上に、複数のゲート電極配線および
複数のドレイン電極配線が交叉するように配線さ
れ、各交叉点に薄膜トランジスタが形成され、基
準電位の与えられる基準電位配線と、各ゲート配
線およびドレイン配線との間に個別に電気的に結
合した２端子動作薄膜トランジスタもしくは金属
−絶縁物−金属ダイオードを有する薄膜トランジ
スタアレイにおいて、前記薄膜トランジスタ及び
前記２端子動作薄膜トランジスタのゲート電極、
ゲート絶縁膜、アルモフアスシリコン層及びソー
ス・ドレイン電極がそれぞれ同時に形成されたも
のからなるか、もしくは前記薄膜トランジスタの
前記ゲート絶縁膜と前記金属−絶縁物−金属タイ
オードの絶縁物がそれぞれ同時に形成されたもの
からなることを特徴とする薄膜トランジスタアレ
イ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055718A JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055718A JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63220289A JPS63220289A (ja) | 1988-09-13 |
| JPH0567953B2 true JPH0567953B2 (ja) | 1993-09-27 |
Family
ID=13006650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055718A Granted JPS63220289A (ja) | 1987-03-10 | 1987-03-10 | 薄膜トランジスタアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63220289A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69319760T2 (de) * | 1992-02-21 | 1999-02-11 | Toshiba Kawasaki Kk | Flüssigkristallanzeigevorrichtung |
| JP2766442B2 (ja) * | 1992-06-03 | 1998-06-18 | 株式会社フロンテック | マトリクス配線基板 |
| JP2758533B2 (ja) * | 1992-07-10 | 1998-05-28 | 株式会社フロンテック | マトリクス配線基板 |
| JP3290772B2 (ja) * | 1993-08-18 | 2002-06-10 | 株式会社東芝 | 表示装置 |
| JP3315829B2 (ja) * | 1994-11-17 | 2002-08-19 | 株式会社東芝 | 半導体装置 |
| JPH08179351A (ja) * | 1994-12-22 | 1996-07-12 | Toshiba Corp | 表示装置用アレイ基板 |
| JPH08262485A (ja) * | 1995-03-20 | 1996-10-11 | Nec Corp | 液晶表示装置 |
| JP3642876B2 (ja) * | 1995-08-04 | 2005-04-27 | 株式会社半導体エネルギー研究所 | プラズマを用いる半導体装置の作製方法及びプラズマを用いて作製された半導体装置 |
| JP3475421B2 (ja) * | 1996-09-18 | 2003-12-08 | ソニー株式会社 | 液晶表示装置 |
| JPH10268794A (ja) | 1997-03-26 | 1998-10-09 | Sharp Corp | 表示パネル |
| JP3111944B2 (ja) | 1997-10-20 | 2000-11-27 | 日本電気株式会社 | アクティブマトリクス液晶表示装置 |
| EP2172804B1 (en) * | 2008-10-03 | 2016-05-11 | Semiconductor Energy Laboratory Co, Ltd. | Display device |
| KR101652693B1 (ko) * | 2008-10-03 | 2016-09-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US8921857B2 (en) | 2009-06-18 | 2014-12-30 | Sharp Kabushiki Kaisha | Semiconductor device |
| KR101995714B1 (ko) * | 2012-12-28 | 2019-07-04 | 엘지디스플레이 주식회사 | 표시장치 |
| JP6566316B2 (ja) | 2015-10-23 | 2019-08-28 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 保護回路および電子機器 |
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| JPS6310558A (ja) * | 1986-07-02 | 1988-01-18 | Hitachi Ltd | 液晶表示装置 |
-
1987
- 1987-03-10 JP JP62055718A patent/JPS63220289A/ja active Granted
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| JPS62187885A (ja) * | 1986-02-14 | 1987-08-17 | 富士通株式会社 | 表示装置の静電気による破壊防止方法 |
| JPS6310558A (ja) * | 1986-07-02 | 1988-01-18 | Hitachi Ltd | 液晶表示装置 |
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| Publication number | Publication date |
|---|---|
| JPS63220289A (ja) | 1988-09-13 |
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