JPH03134628A - アクティブマトリックス液晶表示素子 - Google Patents

アクティブマトリックス液晶表示素子

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JPH03134628A
JPH03134628A JP1273420A JP27342089A JPH03134628A JP H03134628 A JPH03134628 A JP H03134628A JP 1273420 A JP1273420 A JP 1273420A JP 27342089 A JP27342089 A JP 27342089A JP H03134628 A JPH03134628 A JP H03134628A
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Tomihisa Sunada
富久 砂田
Toshiya Inada
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はアクティブマトリックス液晶表示素子に関し
、特に静電気対策の改良に関する。
「従来の技術」 従来のアクティブマトリックス液晶表示素子を第６図を
参照して説明する。ガラスのような透明基板１）及び１
２が近接対向して設けられ、その周縁部にはスペーサ１
３が介在され、これら透明基板１）．１２間に液晶１４
が封入されている。
一方の透明基板１）の内面に画素電極１５が複数形成さ
れ、これら各画素電極１５に接してそれぞれスイッチン
グ素子としてＴＰＴ　（薄膜トランジスタ）１６が形成
され、そのＴＦＴ１６のドレインは画素電極１５に接続
されている。これら複数の画素電極１５と対向して他方
の透明基板１２の内面に透明な共通電極１７が形成され
ている。
第７図に示すように、透明基板１）上にほぼ正方形の画
素電極１５が行及び列に近接配列されており、画素電極
１５の各行配列と近接し、かつこれに沿ってそれぞれ走
査バスとしてゲートバス１８が形成され、また画素電極
１５の各列配列と近接してそれに沿って信号バスとして
ソースバス１９がそれぞれ形成されている。これら各ゲ
ートバス１８及びソースバス１９の交叉点においてＴＦ
Ｔ１６が設けられ、各ＴＦＴ１６のゲートは両バスの交
叉点位置においてゲートバス１８に接続され、各ソース
はソースバス１９にそれぞれ接続され、更に各ドレイン
は画素電極１５に接続されている。
これらゲートバス１８とソースバス１９との各−つを選
択してそれら間に電圧を印加し、その電圧が印加された
ＴＦＴ１６のみが導通し、その導通したＴＦＴ１６のド
レインに接続された画素電極１５に電荷を蓄積して画素
電極１５と共通電極１７との間の液晶１４の部分におい
てのみ電圧を印加し、これによって画素電極１５の部分
のみを光透明或は光遮断とすることによって選択的な表
示を行う、この画素電極１５に蓄積した電荷を放電させ
ることによって表示を消去させることができる。なおゲ
ートバス１８又はソースバス１９の一端に接続されて、
外部と接続するための端子２０ａ、２０ｂが透明基板１
）の端縁に沿って設けられている。
ＴＦＴ１６は例えば第８図及び第９図に示すように構成
される。即ち透明基板１）上に画素電極１５とソースバ
ス１９とがＩＴＯのような透明導電膜によって形成され
、画素電極１５及びソースバス１９の互に平行近接した
部分間にまたがってアモルファスシリコンのような半導
体層２１が形成され、更にその上に窒化シリコンなどの
ゲート絶縁膜２２が形成される。このゲート絶縁膜２２
上において半導体層２１を介して画素電極１５及びソー
スバス１９とそれぞれ一部重なってゲート電極２３が形
成される。ゲート電極２３の一端はゲートバス１８に接
続される。このようにしてゲート電極２３とそれぞれ対
向した画素電極１５、ソースバス１９はそれぞれドレイ
ン電極１５ａ１ソース電極１９ａを構成し、これら電極
１５ａ。
１９ａ、半導体Ｊ！１２　Ｌゲート絶縁膜２２、ゲート
電極２３によってＴＦＴ１６が構成される。ゲート電極
２３及びゲートバス１８は同時に形成され、例えばアル
ミニウムによって構成される。液晶に対する保護のため
にゲート電極２３上に全体を覆って保護層２９が形成さ
れている。
第１Ｏ図に示すように、画素電極１５の一端部は、隣接
するゲートバス１８の下側において、ゲートバス１８の
ほぼ中間位置まで延長されてそのゲートバス１８との間
に付加容量部３０が形成される。この付加容量は画素電
極部の静電容量を補ってＴＦＴ１６のチャンネル部の抵
抗値とで作る時定数を大きくするために必要とされる。
ところで、液晶表示素子の製造プロセス中に静電気が発
生し、特定のゲートバス或いはソースバスに侵入して、
その行又は列のＴＰＴの多くを破壊又は特性を劣化され
、所謂ライン不良が発生する場合がある。この対策の１
つとして、第１）図に示すように、製造プロセス中は全
てのゲートバス１８及びソースバス１９を外６Ｄｉ絡バ
ス３１により短絡させておき、侵入した静電気を全ての
バスに広く分散させ、静電気の影響を軽減させることが
行われている。製造の終りに近い工程で透明基板１）を
図の線ｌに沿って切断して、外部短絡バスの在る部分は
切りすてられる。
静電気対策として、従来提案されているものとして第２
図に示すように内部短絡バス３２を設け、同バス３２と
全てのゲートバス１８及びソースバス１９の各一端との
間に、互に逆向きの一対のダイオードを並列接続して成
るダイオード回路３３をＴＰＴ１６等と共に構成してお
“き、これらダイオードのしきい値電圧を越えるような
比較的太きな電圧を有する静電気に対して全てのバスを
短絡状態にして、前述と同様の効果をもたせている。
製造プロセスの終りに近い工程で、ダイオード回路３３
につながる配線の途中のＰ点がエツチング処理により切
断される。
「発明が解決しようとする課題」 外部短絡バス３１を用いる従来の静電気対策では、最終
に近い工程でその短絡バス３１の在る基板の周辺がダイ
ヤモンドカッターで除去されるが、その際の機械的な接
触によって静電気が発生し、これがもとで不良が発生す
る場合がある。
また従来提案されている、内部短絡バス３２とダイオー
ド回路３３とを用いる方法では、ダイオード回路３３に
つながる配線を静電気が発生しないようにエツチング処
理によりＰ点で切断する必要があり、この作業にかなり
の工数を要する難点がある。
更にいずれの方法も、切断後においては静電気に対して
全く無防備となる。このため切断後における検査工程や
、完成した表示素子を部品とじて用いる装置（例えば液
晶テレビ）の組立工程においても有効となる静電気対策
が切望されていた。
この発明はこのような背景のもとになされたものであっ
て、その目的とするところは、表示素子の製造プロセス
中にもとより、この表示素子を用いる装置の組立工程に
おいても有効となる静電気対策を実現することである。
「課題を解決するための手段」 透明基板上に複数の信号バスと複数の走査バスとが互い
に直交する方向に、それぞれ等間隔に形成され、それら
各交叉点位置と対応して、その交叉する両者に接続され
た薄膜トランジスタが上記信号バスと走査バスとで囲ま
れた網目内の一角に形成され、そのトランジスタと接続
される画素電極が上記網目内に広く形成され、上記各信
号バス又は各走査バスの一端に接続された信号バス用端
子及び走査バス用端子が上記透明基板の端縁に沿って形
成されているアクティブマトリックス液晶表示素子にお
いて、この発明では、 マトリックス状に配列された上記薄膜トランジスタ及び
画素電極を含む表示領域を囲んで内部短絡バスが上記信
号バス及び走査バスと交叉して形成され、 その交叉点位置と対応して、その交叉する両者を電気的
に接続する高抵抗材料より成る連結素子が上記透明基板
上に形成される。
上記透明基板の端縁部が上記信号バス用端子及び走査バ
ス用端子より外側において拡張され、その拡張された端
縁部に上記信号バス用端子相互及び走査バス用端子相互
を短絡する外部短絡バスを形成するのが望ましい。
「実施例」 この発明の実施例を第１図を参照して説明する。
同図には第７図、第１）図及び第１２図と対応する部分
に同じ符号を付しである。この発明では、ＴＦＴ１６及
び画素電極１５がマトリックス状に配列されている画像
表示部を囲んで内部短絡バス３２が、ソースバス１８及
びゲートバス１９と交叉して形成される。その交叉点位
置と対応して、その交叉する両者を電気的に接続するた
めの高抵抗材料（例えば半導体など）より成る連結素子
４２が形成される。第１図の例では透明基板１）の端縁
部がゲートバス用端子２０ａ及びソースバス用端子２０
ｂの外側に拡張され、その拡張された端縁部にゲートバ
ス用端子２０ａ相互及びソースバス用端子２０ｂ相互を
短絡するように外部短絡バス３１が形成される。この端
縁部は従来と同様に、表示素子の製造プロセスの終りに
近い工程において直ｄｉに沿って切り離される。
連結素子４２としては、その端子電圧が例えば３０Ｖ以
下の低電圧に対しては例えばＩＭΩ以上の高抵抗値を示
し、例えば７０〜８０Ｖ以上の高電圧、つまり静電気に
より発生された電圧で、特に有害となる高電圧に対して
は数にΩ以下の低砥抗値を示すような非直線素子（例え
ばダイオード）でもよいし、端子電圧に対しほぼ一定の
抵抗値（例えば数１０にΩ〜数１００にΩ）を示す線形
素子（例えば抵抗素子）でもよい。
外部短絡バス３１は、従来の技術で述べたように端縁部
が切断される迄は、製造プロセスにおいて発生する静電
気を速かに全てのゲートバス１８及びソースバス１９に
拡散させ、ライン欠陥等を防止する効果を有する。内部
短絡バス３２及び連結素子４２は、端縁部の切断時や、
それ以後のあらゆる場合に発生する静電気に対して同様
の効果を有するものである。なお内部短絡バス３２及び
連結素子４２のみ設は外部短絡バス３１を省略する場合
もある。
上記の内部及び外部短絡バス３２．３１及び連結素子４
２等の透明基板１）上における具体的な構造を第２図乃
至第５図を参照して説明しよう。
これらの図には第８図乃至第１０図と対応する部分に同
じ符号を付し、重複説明を省略する。
第２図は第１の構造例であり、第１図の第１　ｊＪｔ域
１００を示している。透明基板１）の端縁部がソースバ
ス用端子２０ｂの外側（端縁側）において拡張され、そ
の拡張された端縁部に端子２０ｂ相互を短絡させる外部
短絡バス３１が端縁に沿って形成される。ソースバス延
長部１９ｂ（ソースバス１９が画素配列Ｎ域より端子２
０ｂ迄延長された部分）の一部を覆って、高抵抗材料と
して半導体層４４が方形状に従来の技術が述べた第９図
のＴＦＴ１６の半導体層２１と共に形成される。
その半導体層４４の中心部と端子２０ｂの中央部を除い
て、半導体層４４、外部短絡バス３１、ソースバス延長
部１９ｂ１画素電極（図示せず）等の上に一面にゲート
絶縁膜２２が形成される。半導体層４４上及び端子２０
ｂ上においてゲート絶縁膜２２のない部分はエツチング
処理により除去した部分であり、それぞれ凹部４５．４
６とされる。凹部４５及びその周りのゲート絶縁膜２２
の壁面を覆って、ソースバス延長部１９ｂと直交する方
向に、アルミニウムなどの金属材料よりなる内部短絡バ
ス３２がゲート電極２３及びゲートバス１８　（第８図
乃至第１０図）と共に形成される。
内部短絡バス３２は半導体Ｎ４４を介してソースバス延
長部１９ｂに電気的に接続される。この半導体層４４及
びそれと対接する内部短絡バス３２及びソースバス延長
部１９ｂの表面層とによって連結素子４２が構成される
。
第３図には第１の構成例として第１図の第２　ｗＩ域２
００を示している。ゲートバス１８の一端はゲート絶縁
膜２２に形成された凹部４７（凹部４５．４６と共に形
成される）を通じてゲートバス延長部１８ｂに電気的に
接続される。その他は第２図の構造例と同様であるので
説明を省略す今。
第４図に示すのは第２の構造例であり、ゲートバス及び
ゲートバスの延長部１８ｂ及び１９ｂの側面と微少間隙
をとって方形状の導体層５１を透明基Ｆｊ、ｌｌ上に形
成し、それらの対向する延長部１８ｂ（１９ｂ）と導体
層５１との間隙を埋めると共にその周りの延長部及び導
体層と部分的に重なるように半導体層４４が形成される
。それらの半導体層４４、導体層５１、バス延長部１８
ｂ。
１９ｂ等の形成された透明基板１）の全面を覆ってゲー
トｋｆａａｌｌ１２２が形成される。エツチング処理に
より導体層５１及び端子２０ａ、２０ｂ上のゲート絶縁
膜の一部が除去されて、それぞれ凹部４６及び５２が形
成される。導体層５１上の凹部５２は内部短絡バス３２
の形成時に埋められる。
半導体層４４及びそれと対接するバス延長部Ｌ８ｂ（１
９ｂ）の端部及び導体層５１とにより連結素子４２が構
成される。
第５図はこの発明の第３の構造例を示すものである。半
導体層４４及び導体層５１が矩形状に形成され、内部短
絡バス３２と半導体層４４とは互いに重ならない位置に
ずらされている点が第４図と異なる点であり、他に大き
な違いはない。
第１の構造例（第２図、第３図）では、半導体層４４上
に凹部４５をエツチング処理により形成する際に、半導
体層４４の表面層の一部も除去されるため、連結素子４
２の電気的特性が設計値より多少ずれる恐れがある。こ
れをさけたい場合には第２及び第３の構造例（第４図、
第５図）が用いられる。
第１図においてゲートバス１８及びソースバス１９をそ
れぞれ両端において延長して端子２０ａ及び２０ｂに接
続し、外部短絡バス３１を閉じたループにするのが望ま
しい、しかし都合によってはゲートバス１８又はソース
バス１９の片端にのみ端子２０ａ、２０ｂを設けてもよ
い、また外部短絡バス３１のループの一部を開放にして
もよい。
内部短絡バス３２についても閉じたループとし、ゲート
バス１８及びソースバス１９の両端において延長部１８
ｂ、１９ｂに連結素子４２を介して接続するのが望まし
い、しかしこの場合も、各バスの片端においてのみ連結
素子４２を介して接続してもよい、また内部短絡バス３
２のループを開放としてもよい。
内部短絡バス３２及び外部短絡バス′３１の材料として
導体のみならず半導体を用いることもできる。
「発明の効果」 この発明によれば、内部短絡バス３２と、全てのゲート
バス及びソースバスを常時この内部短絡バス３２に電気
的に接続する連結素子４２とが設けられているので、表
示素子の製造プロセス中は勿論であるが、この表示素子
を部品として用いる装置の組立工程など、あらゆる場合
に発生する静電気を上記の手段により広範囲に分散させ
ることが可能であり、静電気によるライン欠陥を防止す
る効果がある。
上記手段に加えて、従来と同様の外部短絡バス３１を端
子２０ａ、２０ｂの外側の拡張部に設けた場合には、製
造プロセス中の静電気対策をいっそう効果的に行える。
しかも拡張部をカッティングする際発生する静電気に対
して、上記の内部短絡バス３２と連結素子４２とがその
エネルギーを分散するので、従来のような不良の発生す
る恐れはない。
【図面の簡単な説明】
第１図はこの発明の実施例を示す等価回路図、第２図は
第１図の第１領域１００の第１構造例であり、Ａは平面
図、ＢはＡのＡ−Ｂ−Ｃ端面図、ＣはＡのＡ−Ｂ−Ｄ断
面図、第３図は第１図の第２　ｉｆｆ域２００の第１構
造例であり、Ａは平面図、ＢはＡのＡ−Ｂ−Ｃ断面図、
第４図は第１図の第１領域１００及び第２ＳＪＩ域２０
０の第２構造例であり、Ａは平面図、ＢはＡのＡ−Ｂ−
Ｃ断面図、ＣはＡのＡ−Ｂ−Ｄ断面図、第５図は第１図
の第１　ｉＩ域１００及び第２ｇ域２００　（７）第３
　ｆｊｌｉＨｌ”ｔ”あり、Ａは平面図、ＢはＡのＡ−
Ｂ−Ｃ断面図、ＣはＡのＡ−Ｂ−Ｄ−Ｅ−Ｆ断面図、第
６図は液晶表示素子の一部の断面図、第７図は従来の液
晶表示素子の等価回路図、第８図は液晶表示素子の１画
素及びその周辺の平面図、第９図は第８図のＡ−Ａ断面
図、第１Ｏ図は第８図のＢ−８断面図、第１）図は静電
気対策を行った従来の液晶表示素子の等価回路図、第１
２図は静電気対策を行った従来提案されている液晶表示
素子の等価回路図である。 矛　４　図

Claims (2)

    【特許請求の範囲】
  1. （１）透明基板上に複数の信号バスと複数の走査バスと
    が互いに直交する方向に、それぞれ等間隔に形成され、
    それら各交叉点位置と対応して、その交叉する両者に接
    続された薄膜トランジスタが上記信号バスと走査バスと
    で囲まれた網目内の一角に形成され、そのトランジスタ
    と接続される画素電極が上記網目内に広く形成され、上
    記各信号バス又は各走査バスの一端に接続された信号バ
    ス用端子及び走査バス用端子が上記透明基板の端縁に沿
    って形成されているアクティブマトリックス液晶表示素
    子において、 マトリックス状に配列された上記薄膜トランジスタ及び
    画素電極を含む表示領域を囲んで内部短絡バスが上記信
    号バス及び走査バスと交叉して形成され、 その交叉点位置と対応して、その交叉する両者を電気的
    に接続する高抵抗材料より成る連結素子が上記透明基板
    上に形成されていることを特徴とするアクティブマトリ
    ックス液晶表示素子。
  2. （２）請求項（１）において、上記透明基板の端縁部が
    上記信号バス用端子及び走査バス用端子より外側におい
    て拡張され、その拡張された端縁部に上記信号バス用端
    子相互及び走査バス用端子相互を短絡する外部短絡バス
    が形成されていることを特徴とするアクティブマトリッ
    クス液晶表示素子。
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