JPS63208023A - 液晶表示素子の製造方法 - Google Patents
液晶表示素子の製造方法Info
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はアクティブ素子を有する液晶表示素子の製造
方法に関する。
方法に関する。
「従来の技術」
液晶ポケット・カラーテレビ等に使用される液晶表示素
子においては、石英ガラス等による下側基板上に、モザ
イク状に画素電極が形成されると共に、同基板上に各画
素電極を駆動する薄膜トランジスタが各画素電極毎に形
成され、この下側基板と、共通電極が形成された上側基
板との間に液晶が注入される。
子においては、石英ガラス等による下側基板上に、モザ
イク状に画素電極が形成されると共に、同基板上に各画
素電極を駆動する薄膜トランジスタが各画素電極毎に形
成され、この下側基板と、共通電極が形成された上側基
板との間に液晶が注入される。
第３図は上記下側基板の一部を示す平面図、第４図は第
３図のＥＶ−ＩＶ線断面図である。これらの図において
、符号ｌはガラス基板であり、この基［１上に画素電極
２（インジウム スズ オキサイド製）、ゲートライン
３（タンタル製）が形成され、このゲートライン３の枝
線３ａ上に絶縁膜４（酸化ケイ素製）を介して水素化ア
モルファスシリコン膜５が形成され、そして、ソースラ
イン６およびドレイン７（共にアルミニウム製）が各々
形成されている。ここで、上述した水素化アモルファス
シ。
３図のＥＶ−ＩＶ線断面図である。これらの図において
、符号ｌはガラス基板であり、この基［１上に画素電極
２（インジウム スズ オキサイド製）、ゲートライン
３（タンタル製）が形成され、このゲートライン３の枝
線３ａ上に絶縁膜４（酸化ケイ素製）を介して水素化ア
モルファスシリコン膜５が形成され、そして、ソースラ
イン６およびドレイン７（共にアルミニウム製）が各々
形成されている。ここで、上述した水素化アモルファス
シ。
リコン膜５．絶縁膜４．ゲートライン３の枝線３ａ。
ソースライン６、ドレイン７によって薄膜トランジスタ
Ｔｒが構成される。また、第３図においては図示を省略
しているが、上述した水素化アモルファスシリコン５の
上方には、絶縁膜８（酸化ケイ素製）を介してライトシ
ールド９（アルミニウム製）がソースライン６と平行に
形成されている。
Ｔｒが構成される。また、第３図においては図示を省略
しているが、上述した水素化アモルファスシリコン５の
上方には、絶縁膜８（酸化ケイ素製）を介してライトシ
ールド９（アルミニウム製）がソースライン６と平行に
形成されている。
このライトシールド９は、水素化アモルファスシリコン
膜５に光が当たるのを防ぐためのものである。そして、
上述した各部が形成された基板上を覆って配向膜１０（
ポリイミド製、ポリアミド製等）が形成されている。な
お、上記の各構成は、フォトリソグラフィ、スパッタ等
周知の薄膜形成加工技術によって形成される。また、ゲ
ートライン３゜ソースライン６、ライトシールド９の配
置状態を第５図に示す さて、液晶表示素子の製造工程においては、上述した下
側基板の配向膜！０を綿布等のラビング材によってラビ
ング（軽くこすること）した後、上側基板とともにセル
に組み立てられる。ところで、上記の構成から明らかな
ように、下側基板には絶縁部が多く、このため、ラビン
グ処理によって静電気が発生し、この静電気によって水
素化アモルファスシリコン膜５や絶縁膜４が破壊される
問題がある。ちなみに、ポリイミド、ポリアミド等の高
分子を厚さ６００〜１０００人に形成し、常温。
膜５に光が当たるのを防ぐためのものである。そして、
上述した各部が形成された基板上を覆って配向膜１０（
ポリイミド製、ポリアミド製等）が形成されている。な
お、上記の各構成は、フォトリソグラフィ、スパッタ等
周知の薄膜形成加工技術によって形成される。また、ゲ
ートライン３゜ソースライン６、ライトシールド９の配
置状態を第５図に示す さて、液晶表示素子の製造工程においては、上述した下
側基板の配向膜！０を綿布等のラビング材によってラビ
ング（軽くこすること）した後、上側基板とともにセル
に組み立てられる。ところで、上記の構成から明らかな
ように、下側基板には絶縁部が多く、このため、ラビン
グ処理によって静電気が発生し、この静電気によって水
素化アモルファスシリコン膜５や絶縁膜４が破壊される
問題がある。ちなみに、ポリイミド、ポリアミド等の高
分子を厚さ６００〜１０００人に形成し、常温。
常湿の下で綿布によるラビング処理を行うと、−′１〜
−３にボルトの電圧か発生する。
−３にボルトの電圧か発生する。
従来、この静電破壊をを防ぐために、ラビング材を導電
性にし、かつ同ラビング材のアースをとる、あるいは、
除電ブローを行う等の方法が採られていた。
性にし、かつ同ラビング材のアースをとる、あるいは、
除電ブローを行う等の方法が採られていた。
「発明が解決しようとする問題点」
しかしながら、前者の方法にあっては、導電性があり、
しかも液晶の配向を乱さないラビング材は入手しにくく
、また、除電効果を上げるに充分な導電性を有するラビ
ング材、すなわち、抵抗がｔｘｔｏ”Ω以下のラビング
材を作ることが難しいという問題があった。また、後者
の方法にあっては、ラビング時において帯電と同時に、
瞬時に除電ブローを行わないと効果がないため、特に大
型基板が流れてくる製造ラインにおいてラインスピード
に合わせて除電を行うことが難しく、このため、量産時
において効果を上げることが困難であるという問題があ
った。
しかも液晶の配向を乱さないラビング材は入手しにくく
、また、除電効果を上げるに充分な導電性を有するラビ
ング材、すなわち、抵抗がｔｘｔｏ”Ω以下のラビング
材を作ることが難しいという問題があった。また、後者
の方法にあっては、ラビング時において帯電と同時に、
瞬時に除電ブローを行わないと効果がないため、特に大
型基板が流れてくる製造ラインにおいてラインスピード
に合わせて除電を行うことが難しく、このため、量産時
において効果を上げることが困難であるという問題があ
った。
この発明は上述した事情に鑑みてなされたもので、その
目的は、ラビング時における静電破壊の発生を大幅に低
減することができる液晶表示素子の製造方法であって、
導電性を有する特殊なラビング材を用意する必要がなく
、従来の綿布等によってラビングすることができ、しか
も、量産ラインに適用することができ液晶表示素子の製
造方法を提供することにある。。
目的は、ラビング時における静電破壊の発生を大幅に低
減することができる液晶表示素子の製造方法であって、
導電性を有する特殊なラビング材を用意する必要がなく
、従来の綿布等によってラビングすることができ、しか
も、量産ラインに適用することができ液晶表示素子の製
造方法を提供することにある。。
「問題点を解決するための手段」
この発明による製造方法は、アクティブ素子（薄膜トラ
ンジスタ等）を保・護する保護部材を形成する際に、該
保護部材とアクティブ素子の電極ラインとを電気的に短
絡しておく。そして、ラビング処理を行った後上記短絡
を解放する８ このような製造方法によれば、ラビング処理時において
、保護部材が、アクティブ素子を静電気から保護する静
電シールドとして作用し、したがってラビング時の静電
気による素子破壊を防ぐことができる。
ンジスタ等）を保・護する保護部材を形成する際に、該
保護部材とアクティブ素子の電極ラインとを電気的に短
絡しておく。そして、ラビング処理を行った後上記短絡
を解放する８ このような製造方法によれば、ラビング処理時において
、保護部材が、アクティブ素子を静電気から保護する静
電シールドとして作用し、したがってラビング時の静電
気による素子破壊を防ぐことができる。
なお、上記の保護部材としては、例えばアクティブ素子
を光から保護するライトシールドが知られている。
を光から保護するライトシールドが知られている。
「実施例」
以下、図面を参照してこの発明による液晶表示素子の製
造方法の一実施例について説明する。第１図、第２図は
各々同実施例による製造方法を説明するための図であり
、第１図は下側基板におけるゲートライン３．ソースラ
イン６、ライトシールド９の配置状態を示す平面図、第
２図は第１図における■−■線断面図である。
造方法の一実施例について説明する。第１図、第２図は
各々同実施例による製造方法を説明するための図であり
、第１図は下側基板におけるゲートライン３．ソースラ
イン６、ライトシールド９の配置状態を示す平面図、第
２図は第１図における■−■線断面図である。
この実施例による製造方法は、まず、第３図。
第４図に示すように、ガラス基板ｌ上に画素電極２、ゲ
ートライン３．絶縁膜４．水素化アモルファスシリコン
膜５を順次形成する。この過程は従来の製造方法と同様
である。次に、アルミニウムによってソースライン６お
よびドレイン７を形成するが、この時同時に、基板１の
周囲に第１図に示すアルミニウム膜１２を形成し、この
アルミニウム膜！２を介してソースライン６とゲートラ
イン３とを電気的に短絡させる。次に、第４図に示す絶
縁膜８を形成した後、アルミニウムによってライトシー
ルド９を形成するが、この時同時に、第２図に符号Ａを
付して示すように、ライトシールド９の両端部（または
、一方の端部）とソースライン６とを短絡させる。すな
わち、絶縁膜８を形成した後、エツチングによって、ラ
イトシールド９の両端部に対応するソースライン６上の
絶縁膜８を除去し、次いでスパッタ法によってアルミニ
ウム膜を形成した後、エツチングによりライトシールド
９のパターニングを行う。上記の工程によって、ゲート
ライン３．ソースライン６およびライトシールド９が各
々電気的に導通状態となる。
ートライン３．絶縁膜４．水素化アモルファスシリコン
膜５を順次形成する。この過程は従来の製造方法と同様
である。次に、アルミニウムによってソースライン６お
よびドレイン７を形成するが、この時同時に、基板１の
周囲に第１図に示すアルミニウム膜１２を形成し、この
アルミニウム膜！２を介してソースライン６とゲートラ
イン３とを電気的に短絡させる。次に、第４図に示す絶
縁膜８を形成した後、アルミニウムによってライトシー
ルド９を形成するが、この時同時に、第２図に符号Ａを
付して示すように、ライトシールド９の両端部（または
、一方の端部）とソースライン６とを短絡させる。すな
わち、絶縁膜８を形成した後、エツチングによって、ラ
イトシールド９の両端部に対応するソースライン６上の
絶縁膜８を除去し、次いでスパッタ法によってアルミニ
ウム膜を形成した後、エツチングによりライトシールド
９のパターニングを行う。上記の工程によって、ゲート
ライン３．ソースライン６およびライトシールド９が各
々電気的に導通状態となる。
次に、配向膜ｌＯを形成し、そして、綿布等によってラ
ビングを行う。この場合、ライトシールド９が、水素化
アモルファスシリコン膜５を静電気から保護する静電シ
ールドとして作用し、したがって、ラビングに基づく素
子の静電破壊が発生することがほとんどない。このラビ
ングが終了後、ライトシールド９とソースライン６との
短絡部をレーザ光線によってカットし、次いで上下基板
を組み合わせてセルを作成する。次に、液晶の注入、注
入口の封止を行った後、エツチング（カッティングまた
はレーザー光によるカッティング）等によって基板外周
部のアルミニウム膜１２を除去する。これにより、ゲー
トライン３とソースライン６との導通状態が解除される
。
ビングを行う。この場合、ライトシールド９が、水素化
アモルファスシリコン膜５を静電気から保護する静電シ
ールドとして作用し、したがって、ラビングに基づく素
子の静電破壊が発生することがほとんどない。このラビ
ングが終了後、ライトシールド９とソースライン６との
短絡部をレーザ光線によってカットし、次いで上下基板
を組み合わせてセルを作成する。次に、液晶の注入、注
入口の封止を行った後、エツチング（カッティングまた
はレーザー光によるカッティング）等によって基板外周
部のアルミニウム膜１２を除去する。これにより、ゲー
トライン３とソースライン６との導通状態が解除される
。
以上がこの発明の一実施例による製造方法である。なお
、この発明は、水素化アモルファスシリコンによる薄膜
トランジスタ以外のアクティブ素子を有する液晶表示素
子の製造にも用いることができる。
、この発明は、水素化アモルファスシリコンによる薄膜
トランジスタ以外のアクティブ素子を有する液晶表示素
子の製造にも用いることができる。
「発明の効果」
以上説明したように、この発明によれば、アクティブ素
子（薄膜トランジスタ等）を保護する保護部材を形成す
る際に、該保護部材とアクティブ素子の電極ラインとを
電気的に短絡し、ラビング処理を行った後上記短絡を解
放するようにしたので、ラビング処理時において、保護
部材が、アクティブ素子を静電気から保護する静電シー
ルドとして作用し、したがって、ラビング時の静電気に
よる素子破壊を大幅に低減することができる。周知のよ
うに、アクティブ素子を有する液晶表示素子の製造にお
いては、歩留まりが生産性に大きな影響を与えるが、こ
の発明の製造方法によれば、静電破壊による素子不良を
大幅に低減することができるので、歩留まりの向上を図
ることができる。・また、この発明による製造方法は、
導電性を有する特殊なラビング材を用意する必要がなく
、従来の綿布等によってラビングすることかできる利点
があり、また、特別な除電装置を必要としない利点らあ
り、さらに、量産ラインに適用することができる利点も
得られる。
子（薄膜トランジスタ等）を保護する保護部材を形成す
る際に、該保護部材とアクティブ素子の電極ラインとを
電気的に短絡し、ラビング処理を行った後上記短絡を解
放するようにしたので、ラビング処理時において、保護
部材が、アクティブ素子を静電気から保護する静電シー
ルドとして作用し、したがって、ラビング時の静電気に
よる素子破壊を大幅に低減することができる。周知のよ
うに、アクティブ素子を有する液晶表示素子の製造にお
いては、歩留まりが生産性に大きな影響を与えるが、こ
の発明の製造方法によれば、静電破壊による素子不良を
大幅に低減することができるので、歩留まりの向上を図
ることができる。・また、この発明による製造方法は、
導電性を有する特殊なラビング材を用意する必要がなく
、従来の綿布等によってラビングすることかできる利点
があり、また、特別な除電装置を必要としない利点らあ
り、さらに、量産ラインに適用することができる利点も
得られる。
による液晶表示素子の製造方法を説明するための図であ
り、第１図は下側基板のゲートライン３゜ソースライン
６、ライトシールド９の配置状態を示す平面図、第２図
は第１図に示すＵ−１１線断面図である。第３図〜第５
図は薄膜トランジスタを有する液晶表示素子の構成例を
示す図であり、第３図は下側基板の一部拡大平面図、第
４図は第３図におけるＩＶ−ＩＶ線断面図、第５図は下
側基板のゲートライン３．ソースライン６、ライトシー
ルド９配置状態を示す平面図である。 ｌ・・・・・・ガラス基板、２・・・・・・画素電極、
３・・・・・・ゲートライン、６・・・・・・ソースラ
イン、９・・・・・・ライトシールド、１０・・・・・
・配向膜、Ｔｒ・・・・・・薄膜トランジスタ。 ’−ＩＩ Ｉ−−−−−Ｆ？７
．Ｊｉ！第２区 第３図 第４図
り、第１図は下側基板のゲートライン３゜ソースライン
６、ライトシールド９の配置状態を示す平面図、第２図
は第１図に示すＵ−１１線断面図である。第３図〜第５
図は薄膜トランジスタを有する液晶表示素子の構成例を
示す図であり、第３図は下側基板の一部拡大平面図、第
４図は第３図におけるＩＶ−ＩＶ線断面図、第５図は下
側基板のゲートライン３．ソースライン６、ライトシー
ルド９配置状態を示す平面図である。 ｌ・・・・・・ガラス基板、２・・・・・・画素電極、
３・・・・・・ゲートライン、６・・・・・・ソースラ
イン、９・・・・・・ライトシールド、１０・・・・・
・配向膜、Ｔｒ・・・・・・薄膜トランジスタ。 ’−ＩＩ Ｉ−−−−−Ｆ？７
．Ｊｉ！第２区 第３図 第４図
Claims (2)
- （１）２枚の絶縁性基板の一方に画素電極、アクティブ
素子、このアクティブ素子の電極ライン、前記アクティ
ブ素子を保護する保護部材および配向膜を各々形成した
後ラビング処理を行い、次いで前記２枚の絶縁性基板を
シール部材により貼り合わせた後前記絶縁性基板間に液
晶を注入する液晶表示素子の製造方法において、前記保
護部材を形成する際に、該保護部材と前記アクティブ素
子の電極ラインとを電気的に短絡し、前記ラビング処理
後上記短絡を解放することを特徴とする液晶表示素子の
製造方法。 - （２）前記保護部材は、前記アクティブ素子を光から保
護するライトシールドである特許請求の範囲第１項記載
の液晶表示素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185487A JPS63208023A (ja) | 1987-02-25 | 1987-02-25 | 液晶表示素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185487A JPS63208023A (ja) | 1987-02-25 | 1987-02-25 | 液晶表示素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63208023A true JPS63208023A (ja) | 1988-08-29 |
Family
ID=12619836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185487A Pending JPS63208023A (ja) | 1987-02-25 | 1987-02-25 | 液晶表示素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63208023A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0376165A2 (en) * | 1988-12-21 | 1990-07-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a liquid crystal display device |
| US5068748A (en) * | 1989-10-20 | 1991-11-26 | Hosiden Corporation | Active matrix liquid crystal display device having improved electrostatic discharge protection |
| US5219771A (en) * | 1988-07-30 | 1993-06-15 | Fuji Xerox Co., Ltd. | Method of producing a thin film transistor device |
| EP0653664A2 (en) * | 1993-11-17 | 1995-05-17 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal display panel and method for manufacturing the panel |
| EP0793135A4 (ja) * | 1994-11-08 | 1997-09-03 | ||
| US5731854A (en) * | 1995-05-15 | 1998-03-24 | Sharp Kabushiki Kaisha | Method of effectively dispersing static electricity in LCD production by placing a short line in the end region of one substrate which extends beyond the other substrate |
-
1987
- 1987-02-25 JP JP4185487A patent/JPS63208023A/ja active Pending
Cited By (11)
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