JP3246150B2 - 薄膜トランジスタパネル - Google Patents
薄膜トランジスタパネルInfo
- Publication number
- JP3246150B2 JP3246150B2 JP34728793A JP34728793A JP3246150B2 JP 3246150 B2 JP3246150 B2 JP 3246150B2 JP 34728793 A JP34728793 A JP 34728793A JP 34728793 A JP34728793 A JP 34728793A JP 3246150 B2 JP3246150 B2 JP 3246150B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- data line
- line
- thin film
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子に用いる薄膜トランジスタパネルに関す
る。
ス液晶表示素子に用いる薄膜トランジスタパネルに関す
る。
【０００２】
【従来の技術】アクティブマトリックス液晶表示素子に
用いる薄膜トランジスタパネル（以下ＴＦＴパネルとい
う）は、次のような構成となっている。
用いる薄膜トランジスタパネル（以下ＴＦＴパネルとい
う）は、次のような構成となっている。
【０００３】図５には従来のＴＦＴパネルの等価回路図
を示してある。このＴＦＴパネルは、ガラス等からなる
透明な絶縁性基板１の上に、複数列に配列するゲートラ
インＧＬと、このゲートラインＧＬと直交して複数列に
配列するデータラインＤＬとを互いに絶縁して配線する
とともに、これらゲートラインＧＬとデータラインＤＬ
との交差部にそれぞれ、ゲート電極がゲートラインＧＬ
につながりドレイン電極がデータラインＤＬにつながる
薄膜トランジスタ（ＴＦＴ）２を設けたもので、画素電
極７は各薄膜トランジスタ２にそれぞれ対応して設けら
れている。
を示してある。このＴＦＴパネルは、ガラス等からなる
透明な絶縁性基板１の上に、複数列に配列するゲートラ
インＧＬと、このゲートラインＧＬと直交して複数列に
配列するデータラインＤＬとを互いに絶縁して配線する
とともに、これらゲートラインＧＬとデータラインＤＬ
との交差部にそれぞれ、ゲート電極がゲートラインＧＬ
につながりドレイン電極がデータラインＤＬにつながる
薄膜トランジスタ（ＴＦＴ）２を設けたもので、画素電
極７は各薄膜トランジスタ２にそれぞれ対応して設けら
れている。
【０００４】前記薄膜トランジスタ２は、例えば逆スタ
ガー型のものとされている。この逆スタガー型の薄膜ト
ランジスタ２は、基板１の上に形成されたゲート電極
と、このゲート電極の上に形成されたゲート絶縁膜と、
このゲート絶縁膜の上に前記ゲート電極と対向して形成
されたｉ型半導体膜と、このｉ型半導体膜の上にそのチ
ャンネル領域をはさんで形成されたｎ型半導体膜と、こ
れらｎ型半導体膜の上に形成されたドレイン電極および
ソース電極とからなっており、ゲート電極は、基板１の
上に配線されたゲートラインＧＬに一体に形成されてい
る。
ガー型のものとされている。この逆スタガー型の薄膜ト
ランジスタ２は、基板１の上に形成されたゲート電極
と、このゲート電極の上に形成されたゲート絶縁膜と、
このゲート絶縁膜の上に前記ゲート電極と対向して形成
されたｉ型半導体膜と、このｉ型半導体膜の上にそのチ
ャンネル領域をはさんで形成されたｎ型半導体膜と、こ
れらｎ型半導体膜の上に形成されたドレイン電極および
ソース電極とからなっており、ゲート電極は、基板１の
上に配線されたゲートラインＧＬに一体に形成されてい
る。
【０００５】また、この薄膜トランジスタ２のゲート絶
縁膜は、ゲートラインＧＬをその端子部ＧＬａを除いて
覆うように基板１のほぼ全面に形成されており、画素電
極７はゲート絶縁膜の上に形成され、その一端縁におい
て薄膜トランジスタ２のソース電極に接続されている。
縁膜は、ゲートラインＧＬをその端子部ＧＬａを除いて
覆うように基板１のほぼ全面に形成されており、画素電
極７はゲート絶縁膜の上に形成され、その一端縁におい
て薄膜トランジスタ２のソース電極に接続されている。
【０００６】一方、データラインＤＬは、前記ゲート絶
縁膜の上に配線されるか、あるいは薄膜トランジスタ２
を覆って形成した層間絶縁膜の上に配線されており、デ
ータラインＤＬをゲート絶縁膜の上に形成しているＴＦ
Ｔパネルでは、一般に、データラインＤＬと薄膜トラン
ジスタ２のドレイン電極とを同じ金属膜で一体に形成し
ている。また、データラインＤＬを層間絶縁膜の上に形
成しているＴＦＴパネルでは、前記層間絶縁膜に薄膜ト
ランジスタ２のドレイン電極に対応するコンタクト孔を
設け、このコンタクト孔においてデータラインＤＬをド
レイン電極に接続している。なお、図５においてＤＬａ
はデータラインＤＬの端子部である。
縁膜の上に配線されるか、あるいは薄膜トランジスタ２
を覆って形成した層間絶縁膜の上に配線されており、デ
ータラインＤＬをゲート絶縁膜の上に形成しているＴＦ
Ｔパネルでは、一般に、データラインＤＬと薄膜トラン
ジスタ２のドレイン電極とを同じ金属膜で一体に形成し
ている。また、データラインＤＬを層間絶縁膜の上に形
成しているＴＦＴパネルでは、前記層間絶縁膜に薄膜ト
ランジスタ２のドレイン電極に対応するコンタクト孔を
設け、このコンタクト孔においてデータラインＤＬをド
レイン電極に接続している。なお、図５においてＤＬａ
はデータラインＤＬの端子部である。
【０００７】
【発明が解決しようとする課題】ところで、前記ＴＦＴ
パネルは、その上に配向膜を形成し、この配向膜の膜面
にラビングによる配向処理を施した後に、液晶表示素子
の組立て工程に送られるが、配向膜の膜面のラビング時
やＴＦＴパネルの取扱い中等にＴＦＴパネルに強い静電
気が作用し、薄膜トランジスタ２のドレイン電極とゲー
ト電極との間や、ゲートラインＧＬとデータラインＤＬ
との間で静電気による絶縁破壊（以下、静電気破壊とい
う）が発生して短絡欠陥が生じてしまうことがある。
パネルは、その上に配向膜を形成し、この配向膜の膜面
にラビングによる配向処理を施した後に、液晶表示素子
の組立て工程に送られるが、配向膜の膜面のラビング時
やＴＦＴパネルの取扱い中等にＴＦＴパネルに強い静電
気が作用し、薄膜トランジスタ２のドレイン電極とゲー
ト電極との間や、ゲートラインＧＬとデータラインＤＬ
との間で静電気による絶縁破壊（以下、静電気破壊とい
う）が発生して短絡欠陥が生じてしまうことがある。
【０００８】この静電気破壊は、静電気の電荷がゲート
ラインＧＬやデータラインＤＬの端部に集中するため、
ほとんどの場合、そのゲートラインＧＬやデータライン
ＤＬの端部に付近において発生する。そしてこの静電気
破壊により製造の歩留りが低下してしまう。
ラインＧＬやデータラインＤＬの端部に集中するため、
ほとんどの場合、そのゲートラインＧＬやデータライン
ＤＬの端部に付近において発生する。そしてこの静電気
破壊により製造の歩留りが低下してしまう。
【０００９】本発明はこのような点に着目してなされた
もので、その目的とするところは、薄膜トランジスタの
ドレイン電極とゲート電極との間や、ゲートラインとデ
ータラインとの間での静電気破壊を防止して歩留りの向
上を図ることができる薄膜トランジスタパネルを提供す
ることにある。
もので、その目的とするところは、薄膜トランジスタの
ドレイン電極とゲート電極との間や、ゲートラインとデ
ータラインとの間での静電気破壊を防止して歩留りの向
上を図ることができる薄膜トランジスタパネルを提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明はこのような目的
を達成するために、絶縁性基板の上に複数列に配列する
ゲートラインとこのゲートラインと直交して複数列に配
列するデータラインとを互いに絶縁して配線するととも
に、最終列目のゲートラインを除く他のゲートラインと
最終列目のデータラインを除く他のデータラインとの交
差部に、ゲート電極がゲートラインにつながりドレイン
電極がデータラインにつながる薄膜トランジスタを設
け、第１列目および最終列目のゲートラインに、これら
ゲートラインと各データラインとの交差部の近傍におい
てそれぞれ突出電極を形成し、第１列目および最終列目
のデータラインに、これらデータラインと各ゲートライ
ンとの交差部の近傍においてそれぞれ突出電極を形成
し、前記ゲートラインの突出電極とデータラインの突出
電極とを互いに対向させ、かつその対向間に少なくとも
絶縁膜と半導体膜とが堆積するダミー素子を設け、この
ダミー素子に前記両突出電極を接触させるようにしたも
のである。
を達成するために、絶縁性基板の上に複数列に配列する
ゲートラインとこのゲートラインと直交して複数列に配
列するデータラインとを互いに絶縁して配線するととも
に、最終列目のゲートラインを除く他のゲートラインと
最終列目のデータラインを除く他のデータラインとの交
差部に、ゲート電極がゲートラインにつながりドレイン
電極がデータラインにつながる薄膜トランジスタを設
け、第１列目および最終列目のゲートラインに、これら
ゲートラインと各データラインとの交差部の近傍におい
てそれぞれ突出電極を形成し、第１列目および最終列目
のデータラインに、これらデータラインと各ゲートライ
ンとの交差部の近傍においてそれぞれ突出電極を形成
し、前記ゲートラインの突出電極とデータラインの突出
電極とを互いに対向させ、かつその対向間に少なくとも
絶縁膜と半導体膜とが堆積するダミー素子を設け、この
ダミー素子に前記両突出電極を接触させるようにしたも
のである。
【００１１】
【作用】このように構成されたＴＦＴパネルは、その上
に配向膜を形成し、この配向膜の膜面にラビングによる
配向処理を施した後に、液晶表示素子の組立て工程に送
られるが、その配向膜の膜面のラビング時やＴＦＴパネ
ルの取扱い中等に、ＴＦＴパネルに静電気が作用するこ
とがある。そしてこの静電気による電荷は、ゲートライ
ンやデータラインの両端部に集中するが、ここで各ゲー
トラインの両端部とこの部分に交差するデータラインと
の間、および各データラインの両端部とこの部分に交差
するゲートラインとの間にはそれぞれ薄膜トランジスタ
とほぼ同構造のダミー素子が設けられており、このため
静電気の作用による静電気破壊がそのダミー素子におい
て優先的に発生する。そして静電気破壊を起したダミー
素子によりゲートラインの突出電極とデータラインの突
出電極とが短絡し、この短絡によりゲートラインとデー
タラインとが同電位となり、このためこれ以後は静電気
が作用せず、薄膜トランジスタのドレイン電極とゲート
電極との間やゲートラインとデータラインとの間での静
電気破壊が防止される。
に配向膜を形成し、この配向膜の膜面にラビングによる
配向処理を施した後に、液晶表示素子の組立て工程に送
られるが、その配向膜の膜面のラビング時やＴＦＴパネ
ルの取扱い中等に、ＴＦＴパネルに静電気が作用するこ
とがある。そしてこの静電気による電荷は、ゲートライ
ンやデータラインの両端部に集中するが、ここで各ゲー
トラインの両端部とこの部分に交差するデータラインと
の間、および各データラインの両端部とこの部分に交差
するゲートラインとの間にはそれぞれ薄膜トランジスタ
とほぼ同構造のダミー素子が設けられており、このため
静電気の作用による静電気破壊がそのダミー素子におい
て優先的に発生する。そして静電気破壊を起したダミー
素子によりゲートラインの突出電極とデータラインの突
出電極とが短絡し、この短絡によりゲートラインとデー
タラインとが同電位となり、このためこれ以後は静電気
が作用せず、薄膜トランジスタのドレイン電極とゲート
電極との間やゲートラインとデータラインとの間での静
電気破壊が防止される。
【００１２】そしてＴＦＴパネルを最終的に液晶表示素
子として組み立てる前に、ダミー素子につながるゲート
ラインの突出電極の基部、およびデータラインの突出電
極の基部をレーザリペア装置等によりそれぞれ切断す
る。そしてこの切断により、ゲートラインとデータライ
ンとの短絡が解かれ、ゲートラインとデータラインとが
切り離された正規の構成となる。
子として組み立てる前に、ダミー素子につながるゲート
ラインの突出電極の基部、およびデータラインの突出電
極の基部をレーザリペア装置等によりそれぞれ切断す
る。そしてこの切断により、ゲートラインとデータライ
ンとの短絡が解かれ、ゲートラインとデータラインとが
切り離された正規の構成となる。
【００１３】
【実施例】以下、本発明の一実施例についてを図１〜図
４を参照して説明する。
４を参照して説明する。
【００１４】図１にはＴＦＴパネルの等価回路図を示し
てある。このＴＦＴパネルは、ガラス等からなる透明な
絶縁性基板１の上に、ｎ列に並列して配置する複数本の
ゲートラインＧＬと、これらゲートラインＧＬと直交し
てｎ列に並列して配置する複数本のデータラインＤＬと
を互いに絶縁して配線するとともに、最終のｎ列目のゲ
ートラインＧＬを除く各ゲートラインＧＬと、最終のｎ
列目のデータラインＤＬを除く各データラインＤＬとの
交差部にそれぞれ薄膜トランジスタ２を設けたもので、
画素電極７は各薄膜トランジスタ２にそれぞれ対応して
設けられている。なお、前記ｎは３以上の任意の整数で
ある。
てある。このＴＦＴパネルは、ガラス等からなる透明な
絶縁性基板１の上に、ｎ列に並列して配置する複数本の
ゲートラインＧＬと、これらゲートラインＧＬと直交し
てｎ列に並列して配置する複数本のデータラインＤＬと
を互いに絶縁して配線するとともに、最終のｎ列目のゲ
ートラインＧＬを除く各ゲートラインＧＬと、最終のｎ
列目のデータラインＤＬを除く各データラインＤＬとの
交差部にそれぞれ薄膜トランジスタ２を設けたもので、
画素電極７は各薄膜トランジスタ２にそれぞれ対応して
設けられている。なお、前記ｎは３以上の任意の整数で
ある。
【００１５】前記薄膜トランジスタ２は、例えば逆スタ
ガー型のものであり、この逆スタガー型薄膜トランジス
タ２は、図２および図３に示すように、基板１の上に形
成されたゲート電極Ｇと、このゲート電極Ｇの上に形成
されたＳi Ｎ（窒化シリコン）からなるゲート絶縁膜３
と、このゲート絶縁膜３の上に前記ゲート電極Ｇと対向
して形成されたａ−Ｓi （アモルファスシリコン）から
なるｉ型半導体膜４と、このｉ型半導体膜４の上にその
チャンネル領域をはさんで形成されたｎ型不純物をドー
プしたａ−Ｓi からなるｎ型半導体膜５と、これらｎ型
半導体膜５の上に形成されたドレイン電極Ｄおよびソー
ス電極Ｓとからなっている。なお、６はｉ型半導体膜４
のチャンネル領域の上に形成されたＳi Ｎからなるブロ
ッキング絶縁膜であり、このブロッキング絶縁膜６は、
ｎ型半導体膜５をチャンネル領域において分離するエッ
チング時にｉ型半導体膜４がダメージを受けるのを防ぐ
ために設けられている。
ガー型のものであり、この逆スタガー型薄膜トランジス
タ２は、図２および図３に示すように、基板１の上に形
成されたゲート電極Ｇと、このゲート電極Ｇの上に形成
されたＳi Ｎ（窒化シリコン）からなるゲート絶縁膜３
と、このゲート絶縁膜３の上に前記ゲート電極Ｇと対向
して形成されたａ−Ｓi （アモルファスシリコン）から
なるｉ型半導体膜４と、このｉ型半導体膜４の上にその
チャンネル領域をはさんで形成されたｎ型不純物をドー
プしたａ−Ｓi からなるｎ型半導体膜５と、これらｎ型
半導体膜５の上に形成されたドレイン電極Ｄおよびソー
ス電極Ｓとからなっている。なお、６はｉ型半導体膜４
のチャンネル領域の上に形成されたＳi Ｎからなるブロ
ッキング絶縁膜であり、このブロッキング絶縁膜６は、
ｎ型半導体膜５をチャンネル領域において分離するエッ
チング時にｉ型半導体膜４がダメージを受けるのを防ぐ
ために設けられている。
【００１６】前記薄膜トランジスタ２のゲート電極Ｇ
は、基板１の上に配線したゲートラインＧＬに一体に形
成されており、このゲートラインＧＬも前記ゲート絶縁
膜３で覆われている。そして画素電極７は、前記ゲート
絶縁膜（透明膜）３の上に形成されており、この画素電
極７は、ＩＴＯ等の透明導電膜で形成されており、その
一端縁において薄膜トランジスタ２のソース電極Ｓに接
続されている。
は、基板１の上に配線したゲートラインＧＬに一体に形
成されており、このゲートラインＧＬも前記ゲート絶縁
膜３で覆われている。そして画素電極７は、前記ゲート
絶縁膜（透明膜）３の上に形成されており、この画素電
極７は、ＩＴＯ等の透明導電膜で形成されており、その
一端縁において薄膜トランジスタ２のソース電極Ｓに接
続されている。
【００１７】一方、前記薄膜トランジスタ２のドレイン
電極ＤにつながるデータラインＤＬは、薄膜トランジス
タ２を覆って形成したＳi Ｎからなる層間絶縁膜８の上
に配線されており、このデータラインＤＬは、層間絶縁
膜８に設けたコンタクト孔において前記ドレイン電極Ｄ
に接続されている。なお、図２においては、前記ゲート
絶縁膜３および層間絶縁膜８を省略してある。またＤＬ
ａはデータラインＤＬの端子部である。
電極ＤにつながるデータラインＤＬは、薄膜トランジス
タ２を覆って形成したＳi Ｎからなる層間絶縁膜８の上
に配線されており、このデータラインＤＬは、層間絶縁
膜８に設けたコンタクト孔において前記ドレイン電極Ｄ
に接続されている。なお、図２においては、前記ゲート
絶縁膜３および層間絶縁膜８を省略してある。またＤＬ
ａはデータラインＤＬの端子部である。
【００１８】図１に示すように、ｎ列に亘って配列する
ゲートラインＧＬのうちの第１列目および最終のｎ列目
に配置するゲートラインＧＬには、各データラインＤＬ
との交差部の近傍において、それぞれその外側に突出す
る突出電極１１が一体に形成されている。またｎ列に亘
って配列するデータラインＤＬのうちの第１列目および
最終のｎ列目に配置するデータラインＤＬには、各ゲー
トラインＧＬとの交差部の近傍において、それぞれその
外側に突出する突出電極１２が一体に形成されている。
そしてゲートラインＧＬの突出電極１１とデータライン
ＤＬの突出電極１２とが互いに対向し、その対向間に前
記薄膜トランジスタ２とほぼ同構造のダミー素子１３が
設けられている。
ゲートラインＧＬのうちの第１列目および最終のｎ列目
に配置するゲートラインＧＬには、各データラインＤＬ
との交差部の近傍において、それぞれその外側に突出す
る突出電極１１が一体に形成されている。またｎ列に亘
って配列するデータラインＤＬのうちの第１列目および
最終のｎ列目に配置するデータラインＤＬには、各ゲー
トラインＧＬとの交差部の近傍において、それぞれその
外側に突出する突出電極１２が一体に形成されている。
そしてゲートラインＧＬの突出電極１１とデータライン
ＤＬの突出電極１２とが互いに対向し、その対向間に前
記薄膜トランジスタ２とほぼ同構造のダミー素子１３が
設けられている。
【００１９】このダミー素子１３の断面構造を図４に示
してある。ゲートラインＧＬの突出電極１１はゲート絶
縁膜３で覆われ、このゲート絶縁膜３の上に、薄膜トラ
ンジスタ２と同様にｉ型半導体膜１４と、このｉ型半導
体膜１４の上にｎ型半導体膜１５が堆積し、さらにｎ型
半導体膜１５の上に薄膜トランジスタ２のドレイン電極
Ｄおよびソース電極Ｓと同じ材料からなる金属膜１６が
堆積し、この金属膜１６にデータラインＤＬの突出電極
１２が接触している。このダミー素子１３は、その堆積
構造がほぼ薄膜トランジスタ２と同じであるから、薄膜
トランジスタ２を形成する工程時に同時に形成すること
ができる。
してある。ゲートラインＧＬの突出電極１１はゲート絶
縁膜３で覆われ、このゲート絶縁膜３の上に、薄膜トラ
ンジスタ２と同様にｉ型半導体膜１４と、このｉ型半導
体膜１４の上にｎ型半導体膜１５が堆積し、さらにｎ型
半導体膜１５の上に薄膜トランジスタ２のドレイン電極
Ｄおよびソース電極Ｓと同じ材料からなる金属膜１６が
堆積し、この金属膜１６にデータラインＤＬの突出電極
１２が接触している。このダミー素子１３は、その堆積
構造がほぼ薄膜トランジスタ２と同じであるから、薄膜
トランジスタ２を形成する工程時に同時に形成すること
ができる。
【００２０】なお、本実施例においては、ゲートライン
ＧＬの突出電極１１およびデータラインＤＬの突出電極
１２を、ゲートラインＧＬとデータラインＤＬとの交差
部を挟むその両側に形成したが、そのいずれか一方側に
のみ形成するような場合であってもよい。
ＧＬの突出電極１１およびデータラインＤＬの突出電極
１２を、ゲートラインＧＬとデータラインＤＬとの交差
部を挟むその両側に形成したが、そのいずれか一方側に
のみ形成するような場合であってもよい。
【００２１】このように構成されたＴＦＴパネルは、そ
の上に配向膜（図示せず）を形成し、この配向膜の膜面
にラビングによる配向処理を施した後に、液晶表示素子
の組立て工程に送られる。
の上に配向膜（図示せず）を形成し、この配向膜の膜面
にラビングによる配向処理を施した後に、液晶表示素子
の組立て工程に送られる。
【００２２】ここで、配向膜の膜面のラビング時やＴＦ
Ｔパネルの取扱い中等に、ＴＦＴパネルに静電気が作用
することがある。そしてこの静電気による電荷は、ゲー
トラインＧＬやデータラインＤＬの両端部に集中する
が、各ゲートラインＧＬの両端部とこの部分に交差する
データラインＤＬとの間、および各データラインＤＬの
両端部とこの部分に交差するゲートラインＧＬとの間に
はそれぞれダミー素子１３が設けられており、このため
静電気の作用による静電気破壊がダミー素子１３におい
て優先的に発生する。そして静電気破壊を起したダミー
素子１３によりゲートラインＧＬの突出電極１１とデー
タラインＤＬの突出電極１２とが短絡し、この短絡によ
りゲートラインＧＬとデータラインＤＬとが同電位とな
り、このためこれ以後は静電気が作用せず、薄膜トラン
ジスタ２のドレイン電極Ｄとゲート電極Ｇとの間やゲー
トラインＧＬとデータラインＤＬとの間での静電気破壊
が防止される。
Ｔパネルの取扱い中等に、ＴＦＴパネルに静電気が作用
することがある。そしてこの静電気による電荷は、ゲー
トラインＧＬやデータラインＤＬの両端部に集中する
が、各ゲートラインＧＬの両端部とこの部分に交差する
データラインＤＬとの間、および各データラインＤＬの
両端部とこの部分に交差するゲートラインＧＬとの間に
はそれぞれダミー素子１３が設けられており、このため
静電気の作用による静電気破壊がダミー素子１３におい
て優先的に発生する。そして静電気破壊を起したダミー
素子１３によりゲートラインＧＬの突出電極１１とデー
タラインＤＬの突出電極１２とが短絡し、この短絡によ
りゲートラインＧＬとデータラインＤＬとが同電位とな
り、このためこれ以後は静電気が作用せず、薄膜トラン
ジスタ２のドレイン電極Ｄとゲート電極Ｇとの間やゲー
トラインＧＬとデータラインＤＬとの間での静電気破壊
が防止される。
【００２３】そしてＴＦＴパネルを最終的に液晶表示素
子として組み立てる前に、ダミー素子１３につながるゲ
ートラインＧＬの突出電極１１の基部、およびデータラ
インＤＬの突出電極１２の基部を図２に示すカットライ
ンＣに沿ってレーザリペア装置によりそれぞれ切断す
る。なお、この切断はＴＦＴパネルの上のすべてのダミ
ー素子１３について行なう場合であっても、静電気破壊
が発生したダミー素子１３についてのみ行なう場合であ
ってもよい。そしてこの切断により、ゲートラインＧＬ
とデータラインＤＬとの短絡が解かれ、ゲートラインＧ
ＬとデータラインＤＬとが切り離された正規の構成とな
る。
子として組み立てる前に、ダミー素子１３につながるゲ
ートラインＧＬの突出電極１１の基部、およびデータラ
インＤＬの突出電極１２の基部を図２に示すカットライ
ンＣに沿ってレーザリペア装置によりそれぞれ切断す
る。なお、この切断はＴＦＴパネルの上のすべてのダミ
ー素子１３について行なう場合であっても、静電気破壊
が発生したダミー素子１３についてのみ行なう場合であ
ってもよい。そしてこの切断により、ゲートラインＧＬ
とデータラインＤＬとの短絡が解かれ、ゲートラインＧ
ＬとデータラインＤＬとが切り離された正規の構成とな
る。
【００２４】
【発明の効果】以上説明したように本発明によれば、静
電気が作用したときに優先的に静電気破壊を起こしてゲ
ートラインとデータラインとを短絡させるダミー素子を
設けたから、薄膜トランジスタのドレイン電極とゲート
電極との間や、ゲートラインとデータラインとの間での
静電気破壊を防止して歩留りの向上を図ることができ
る。
電気が作用したときに優先的に静電気破壊を起こしてゲ
ートラインとデータラインとを短絡させるダミー素子を
設けたから、薄膜トランジスタのドレイン電極とゲート
電極との間や、ゲートラインとデータラインとの間での
静電気破壊を防止して歩留りの向上を図ることができ
る。
【図１】本発明の一実施例に係るＴＦＴパネルの等価回
路図。
路図。
【図２】そのＴＦＴパネルの主要の構成を示す平面図。
【図３】図２中のＡ−Ａ線に沿う断面図。
【図４】図２中のＢ−Ｂ線に沿う断面図。
【図５】従来のＴＦＴパネルの等価回路図。
１…基板 ２…薄膜トランジスタ ３…ゲート絶縁膜 ４…ｉ型半導体膜 ５…ｎ型半導体膜 ７…画素電極 ＧＬ…ゲートライン ＤＬ…データライン Ｇ…ゲート電極 Ｄ…ドレイン電極 Ｓ…ソース電極 １１…突出電極 １２…突出電極 １３…ダミー素子 １３…ゲート絶縁膜 １４…ｉ型半導体膜 １５…ｎ型半導体膜 １６…金属膜
Claims (1)
- 【請求項１】絶縁性基板の上に複数列に配列するゲート
ラインとこのゲートラインと直交して複数列に配列する
データラインとを互いに絶縁して配線するとともに、最
終列目のゲートラインを除く他のゲートラインと最終列
目のデータラインを除く他のデータラインとの交差部
に、ゲート電極がゲートラインにつながりドレイン電極
がデータラインにつながる薄膜トランジスタを設け、第
１列目および最終列目のゲートラインに、これらゲート
ラインと各データラインとの交差部の近傍においてそれ
ぞれ突出電極を形成し、第１列目および最終列目のデー
タラインに、これらデータラインと各ゲートラインとの
交差部の近傍においてそれぞれ突出電極を形成し、前記
ゲートラインの突出電極とデータラインの突出電極とを
互いに対向させ、かつその対向間に少なくとも絶縁膜と
半導体膜とが堆積するダミー素子を設け、このダミー素
子に前記両突出電極を接触させてあることを特徴とする
薄膜トランジスタパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34728793A JP3246150B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34728793A JP3246150B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07191349A JPH07191349A (ja) | 1995-07-28 |
| JP3246150B2 true JP3246150B2 (ja) | 2002-01-15 |
Family
ID=18389193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34728793A Expired - Fee Related JP3246150B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246150B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100560787B1 (ko) * | 2003-11-05 | 2006-03-13 | 삼성에스디아이 주식회사 | 유기전계발광표시장치 |
| KR100833768B1 (ko) | 2007-01-15 | 2008-05-29 | 삼성에스디아이 주식회사 | 유기 전계 발광 화소 장치 및 그 제조 방법 |
| KR100788589B1 (ko) | 2007-01-19 | 2007-12-26 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 |
| KR102645930B1 (ko) * | 2016-09-29 | 2024-03-12 | 엘지디스플레이 주식회사 | 표시장치 |
-
1993
- 1993-12-27 JP JP34728793A patent/JP3246150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07191349A (ja) | 1995-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7206053B2 (en) | Electro-optical device | |
| KR970002119B1 (ko) | 박막 트랜지스터 디바이스 | |
| US6472256B1 (en) | Method of manufacturing a thin-film transistor with a short-circuiting pattern | |
| JPH03134628A (ja) | アクティブマトリックス液晶表示素子 | |
| JPH01219824A (ja) | 非晶質シリコン薄膜トランジスタアレイ基板 | |
| KR100336827B1 (ko) | 액정표시장치 및 액정표시장치의 기판 제조방법 | |
| JPH0431376B2 (ja) | ||
| JP3246150B2 (ja) | 薄膜トランジスタパネル | |
| JPS58184758A (ja) | マトリツクスアレ−の欠陥修正方法 | |
| JP2001166701A (ja) | 電気光学装置の製造方法並びに半導体基板及び電気光学装置 | |
| KR100777850B1 (ko) | 어레이 기판 및 평면 표시 장치 | |
| KR0145897B1 (ko) | 폴리 박막트랜지스터 액정 디스플레이 소자의 패드부 및 그 제조방법 | |
| JP2003043523A (ja) | 薄膜トランジスタパネル | |
| TW200524165A (en) | Circuit array substrate | |
| KR20030056537A (ko) | 액정표시장치의 제조방법 | |
| JP3475588B2 (ja) | 薄膜トランジスタパネル | |
| JP3223394B2 (ja) | 液晶表示装置の製造方法 | |
| JP2687967B2 (ja) | 液晶表示装置 | |
| JP2566130B2 (ja) | アクテイブマトリクス表示装置用基板の製造方法 | |
| JPH08148770A (ja) | 配線基板 | |
| JP3545879B2 (ja) | 表示素子の製造方法 | |
| KR950011024B1 (ko) | 액정표시장치의 박막트랜지스터의 제조방법 | |
| JP2005114932A (ja) | 液晶表示装置 | |
| JPH09127545A (ja) | 液晶表示装置 | |
| JPH05323381A (ja) | 薄膜トランジスタ形成パネル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |