KR0145902B1 - 박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법 - Google Patents

박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법

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Abstract

이 발명은 박막트랜지스터 액정디스플레이 소자의 저항부에 관한 것으로, 저항부로써 n+아몰퍼스실리콘 및 실리사이드를 이용하므로써 그 면적을 박막트랜지스터 액정디스플레이 소자의 양산에 바람직하도록 한 것으로써, 기판위에 아몰퍼스 실리콘 및 n+아몰퍼스실리콘이 차례로 패턴되어 있는 반도체층과; 상기 반도체층의 상부에 쇼팅바와 패드로 구성된 금속층과; 상기 금속층의 상부에 패턴되어 적층되어 있는 보호막과; 상기 보호막의 상부에 패턴되어 적층되어 있는 제2패드금속층으로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 액정디스플레이 소자의 저항부에 관한 것이다.

Description

박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법
제1도는 종래의 박막트랜지스터 액정디스플레이 소자의 저항부를 나타낸 단면도이고,
제2도의 (a)~(e)는 종래의 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법의 공정순서를 나타낸 단면도이고,
제3도는 종래의 또다른 박막트랜지스터 액정디스플레이 소자의 저항부를 나타낸 평면도이고,
제4도는 본 발명의 박막트랜지스터 액정디스플레이 소자의 저항부를 나타낸 단면도이고,
제5도의 (a)~(e)는 본 발명의 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법을 나타낸 공정순서의 단면도이고,
제6도의 (a)~(e)는 제5도의 (a)~(e)의 평면도이다.
*도면의 주요부분에 대한 부호의 설명
21:기판 22:게이트전극
23:게이트절연막 24:아몰퍼스실리콘
25:n+아몰퍼스실리콘 26:소오스/드레인 전극
27:포토레지스터 31:패드
32:쇼팅바 33:라인
34:저항 40:기판
41:쇼팅바 42:패드
50:아몰퍼스실리콘 52:n+아몰퍼스실리콘
45:제2패드금속층 46:보호막
54:저항부 보호막 콘택구멍 53:패드 위 보호막 콘택구멍
본 발명은 박막트랜지스터 액정디스플레이 소자의 저항부 제조방법에 관한 것으로서, 더욱 상세히 말하자면, 정전기를 방지할 수 있고 수십 ㎛의 영역내에서 수십 킬로오옴(㏀)부터 수백 킬로오옴(㏀)까지의 원하는 저항을 만들어 낼 수 있는 박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법에 관한 것이다.
일반적으로 박막트랜지스터 액정디스플레이 소자의 개개의 화소의 동작상태를 테스트하기 위해서는 제3도에 도시한 바와 같이 쇼팅바(32)와, 패드(31) 및 리인(33)간의 저항(34)이 필요하다.
상기 저항(340은 일반적인 금속을 사용할 경우, 저항(34)의 면적을 매우 크게 하여야 하므로 대면적 기판인 현재의박막트랜지스터 액정디스플레이 소자의 양산에는 바람직하지 못하다.
따라서 제1도에 도시한 바와 같이, 상기 저항(34)을 금속 대신 n+아몰퍼스실리콘 및 실리사이드를 이용하였는 바 그 면적을 박막트랜지스터 액정디스플레이 소자의 양산에 바람직하도록 줄일 수 있게 되었다.
히아, 제2도를 참고로 하여 상기한 종래의 박막트랜지스터 액정디스플레이 소자의 저항부 제조방법을 설명한다.
먼저, 제2도의 (a)에 도시되어 있듯이, 기판(21)위에 게이트전극(22)을 형성한다.
다음에, 제2도의 (b)에 도시되어 있듯이, 상기 게이트전극(22)위에 게이트절연막(23)과 아몰퍼스실리콘(24)과 n+아몰퍼스실리콘(25)으로 연속하여 적층하여 삼층막(23,24,25)을 형성한다.
다음에, 제2도의 (c)에 도시되어 있듯이, 삼층막(23,24,25)의 아몰퍼스실리콘(24)과 n+아몰퍼스실리콘(25)을 동시에 패턴한다.
이때, 패드부에 아몰퍼스실리콘(24)과 n+아몰퍼스실리콘(25)을 동시에 패턴한다.
다음에 제2도의 (d)에 도시되어 있듯이, 상기 아몰퍼스실리콘(24)과 n+아몰퍼스실리콘(25) 패턴 상부에 소오스/드레인 메탈을 적층한 후 패턴하여 소오스/드레인 전극(26)을 형성한다.
다음에, 제2도의 (e)에 도시되어 있듯이, 상기 소오스/드레인 전극(26)의 하부에 있는 n+아몰퍼스실리콘(25)을 식각한다.
이때, 저항부의 n+아몰퍼스실리콘(25)은 포토레지스트를 사용하여 식각되지 않도록 한다.
그러나, 상기와 같이 이루어진 종래의 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법은 박막트랜지스터 액정디스플레이 저항부를 만들기 위해 별도의 마스크를 사용하는 포토공정이 필요하기 때문에 이에따른 추가 공정비용의 상승과 수율의 저하를 가져오는 단점이 있다.
따라서 본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로서, 저항부를 형성하기 위해 별도의 추가 포토공정을 하지 않아도 되고, 수십㎛의 영역내에서 수십 킬로오옴(㏀)부터 수백 킬로오옴(㏀)까지의 원하는 저항을 만들어 낼 수 있고, 정전기를 방지할 수 있는 박막트랜지스터 액정디스플레이 소자의 저항부 및 그 제조방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 구성은,
기판 위에 아몰퍼스 실리콘 및 n+아몰퍼스실리콘이 차례로 패턴되어 있는 반도체층과;
상기 반도체층의 상부에 쇼팅바와 패드로 구성된 금속층과;
상기 금속층의 상부에 패턴되어 적층되어 있는 보호막과;
상기 보호막의 상부에 패턴되어 적층되어 있는 제2패드금속층으로 이루어져 있다.
상기한 목적을 달성하기 위한 본 발명의 제조방법의 구성은,
기판위에 아몰퍼스 실리콘 및 n+아몰퍼스실리콘을 연속하여 차례로 적층한 후 패턴하여 반도체층을 형성하는 단계와;
상기 반도체층의 상부에 소오스/드레인 전극에 사용되는 금속을 적층한 후 패턴하여 쇼팅바와 패드로 구성된 금속층을 형성하는 단계와;
상기 금속층의 상부에 보호막을 적층한 후 패턴하여 보호막을 형성하는 단계와;
상기 보호막의 상부에 화소전극에 사용되는 금속을 적층한 후 패턴하여 패드금속층을 형성하는 단계와;
상기 보호막을 마스크로 하여 상기 보호막의 하부에 위치한 n+아몰퍼스실리콘을 식각하는 단계로 이루어져 있다.
이하, 첨부된 도면을 참고로 하여 이 발명의 가장 바람직한 실시예를 상세히 설명한다.
제4도는 본 발명의 박막트랜지스터 액정디스플레이 소자의 저항부를 나타낸 단면도이고,
제5도의 (a)~(e)는 본 발명의 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법을 나타낸 공정순서의 단면도이고,
제6도의 (a)~(e)는 제5도의 (a)~(e)의 평면도이다.
제4도를 참고로 하면 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이 소자의 저항부의 구성은,
기판(40)위에 아몰퍼스 실리콘(50) 및 n+아몰퍼스실리콘(52)이 차례로 패턴되어 반도체층(50,52)과;
상기 반도체층(50,52)의 상부에 쇼팅바(41)와 패드(42)로 구성된 금속층(41,42)과;
상기 금속층(41,42)의 상부에 패턴되어 적층되어 있는 보호막(46)과;
상기 보호막(46)의 상부에 패턴되어 적층되어 있는 제2패드금속층(45)으로 이루어져 있다.
제5도의 (a)~(e) 및 제6도의 (a)~(e)를 참고로 하면, 본 발명의 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이 소자의 패드부의 제조방법의 구성은,
기판(40)위에 아몰퍼스 실리콘(50) 및 n+아몰퍼스실리콘(52)을 연속하여 차례로 적층한 후 패턴하여 반도체층(50,52)을 형성하는 단계와;
상기 반도체층(50,52)의 상부에 소오스/드레인 전극에 사용되는 금속을 적층한 후 패턴하여 쇼팅바(41)와 패드(42)로 구성된 금속층(41,42)을 형성하는 단계와;
상기 금속층(41,42)의 상부에 보호막을 적층한 후 패턴하여 보호막(46)을 형성하는 단계와;
상기 보호막(46)의 상부에 화소전극에 사용되는 금속을 적층한 후 패턴하여 패드금속층(45)을 형성하는 단계와;상기 보호막(46)을 마스크로 하여 상기 보호막(46)의 하부에 위치한 금속층(41,45)을 식각하는 단계로 이루어져 있다.
상기와 같이 구성되어 있는 이 발명의 바람직한 실시예에 따른 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법은 다음과 같다.
먼저, 제5도의 (a) 및 제6도의 (a)에 도시되어 있듯이, 기판(40)위에 아몰퍼스 실리콘(50) 및 n+아몰퍼스실리콘(52)을 연속하여 차례로 적층한 후 패턴하여 반도체층(50,52)을 형성한다.
다음, 제5도의 (b) 및 제6도의 (b)에 도시되어 있듯이, 상기 반도체층(50,52)의 상부에 소오스/드레인 전극에 사용되는 금속을 적층한 후 패턴하여 쇼팅바(41)와 패드(42)로 구성된 금속층(41,42)을 형성한다.
이때, 상기 금속층(41,42)은 Cr, Ti, Mo 등을 이용한다.
다음, 제5도의 (c) 및 제6도의 (c)에 도시되어 있듯이, 상기 금속층(41,42)의 상부에 보호막을 적층한 후 패턴하여 보호막(46) 패턴을 형성한다.
이때, 보호막(46)패턴은 상기 금속층(41,42) 상부에 패드위 보호막 콘택구멍(53)과 정항부 보호막콘택구멍(54)이 형성되어 있다.
다음, 제5도의 (d) 및 제6도의 (d)에 도시되어 있듯이, 상기 보호막(46)의 상부에 화소전극에 사용되는 금속을 적층한 후 패턴하여 제2패드금속층(45)을 형성한다.
다음, 제5도의 (e) 및 제6도의 (e)에 도시되어 있듯이, 상기 보호막(46)을 마스크로 하여 상기 보호막(46)의 하부에 위치한 금속층(41,42)을 식각한다.
상기와 같이 아루어진 이 발명의 효과는,
저항부로써 n+아몰퍼스실리콘 및 실리사이드를 이용하므로써 그 면적을 박막트랜지스터 액정디스플레이 소자의 양산에 바람직하도록 줄일 수 있는 장점이 있다.
또한, 저항부를 만들기 위한 별도의 포토공정이 필요하지 않아 이에따른 추가 공정 비용이 들지 않고 수율의 향상을 가져오는 장점이 있다.
또한, 정전기를 방지할 수 있고 수십 ㎛의 영역내에서 수십 킬로오옴(㏀)부터 수백 킬로오옴(㏀)까지의 원하는 저항을 만들어 낼 수 있는 장점이 있다.

Claims (4)

  1. 기판(40)위에 아몰퍼스 실리콘(50) 및 n+아몰퍼스실리콘(52)이 차례로 패턴되어 있는 반도체층(50,52)과; 상기 반도체층(50,52)의 상부에 쇼팅바(41)와 패드(42)로 구성된 금속층(41,42)과; 상기 금속층(41,42)의 상부에 패턴되어 적층되어 있는 보호막(46)과; 상기 보호막(46)의 상부에 패턴되어 적층되어 있는 제2패드금속층(45)으로 이루어져 있는 박막트랜지스터 액정디스플레이 소자의 저항부.
  2. 제1항에 있어서, 상기 금속층(41,42)은 Cr, Ti, Mo 등을 이용하는 것을 특징으로 하는 박막트랜지스터 액정디스플레이 소자의 저항부.
  3. 제1항에 있어서, 상기 보호막(46)은 상기 금속층(41,42) 상부에 패드위보호막콘택구멍(53)과 저항부 보호막콘택구멍(54)을 형성하는 것을 특징으로 하는 박막트랜지스터 액정디스플레이 소자의 저항부.
  4. 기판(40)위에 아몰퍼스 실리콘(50) 및 n+아몰퍼스실리콘(52)을 연속하여 차례로 적층한 후 패턴하여 반도체층(50,52)을 형성하는 단계와; 상기 반도체층(50,52)의 상부에 소오스/드레인 전극에 사용되는 금속을 적층한 후 패턴하여 쇼팅바(41)와 패드(42)로 구성된 금속층(41,42)을 형성하는 단계와; 상기 금속층(41,42)의 상부에 보호막을 적층한 후 패턴하여 보호막(46)을 형성하는 단계와; 상기 보호막(46)의 상부에 화소전극에 사용되는 금속을 적층한 후 패턴하여 패드금속층(45)을 형성하는 단계와; 상기 보호막(46)을 마스크로 하여 상기 보호막(46)의 하부에 위치한 금속층(41,45)을 식각하는 단계로 이루어져 있는 것을 특징으로 하는 박막트랜지스터 액정디스플레이 소자의 저항부의 제조방법.
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