JPH0822024A - アクティブマトリクス基板およびその製法 - Google Patents

アクティブマトリクス基板およびその製法

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JPH0822024A
JPH0822024A JP15362194A JP15362194A JPH0822024A JP H0822024 A JPH0822024 A JP H0822024A JP 15362194 A JP15362194 A JP 15362194A JP 15362194 A JP15362194 A JP 15362194A JP H0822024 A JPH0822024 A JP H0822024A
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JP
Japan
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thin film
signal line
active matrix
signal lines
matrix substrate
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Application number
JP15362194A
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English (en)
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Naoki Nakagawa
直紀 中川
Hironori Aoki
宏憲 青木
Hiroaki Shimatani
弘昭 島谷
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Mitsubishi Electric Corp
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Mitsubishi Electric Corp
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Publication date
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    • G02—OPTICS
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures

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Abstract

(57)【要約】 【目的】 アクティブマトリクス基板の各信号線をショ
ートリングにより接続するとともに、ショートリングに
接続されたアクティブマトリクス基板の状態で各信号線
間のショートの有無などを検査することができるアクテ
ィブマトリクス基板を提供する。 【構成】 透明の絶縁基板上にマトリクス状に設けられ
たＴＦＴ１および該ＴＦＴのドレイン電極に接続された
画素電極２と、前記ＴＦＴのゲート電極１４に信号を供
給する複数のゲート信号線４と、前記ＴＦＴのソース電
極１５に信号を供給し前記ゲート信号線と交差する複数
のソース信号線５と、前記絶縁基板の周囲で前記各信号
線を短絡するショートリング７とを少なくとも有するア
クティブマトリクス基板であって、前記各信号線の入力
端子部と前記ショートリングとのあいだに薄膜抵抗体６
が設けられている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などのマ
トリクス型表示装置に使用されるアクティブマトリクス
基板に関する。さらに詳しくは、ゲート信号線およびソ
ース信号線をショートリングにより短絡することにより
静電気による信号線や薄膜トランジスタの破壊および信
号線間の絶縁破壊を防止し、かつ、基板段階での薄膜ト
ランジスタなど画素の特性検査を可能とするアクティブ
マトリクス基板に関する。
【０００２】
【従来の技術】液晶表示装置（以下、ＬＣＤという）な
どのマトリクス型表示装置は、通常２枚の対向する基板
のあいだに液晶などの表示材料が挟持され、この表示材
料に選択的に電圧を印加するように構成されている。前
記基板の一方には図８に等価回路的概略図が示されるよ
うに、互いに交差するソース信号線５とゲート信号線４
がマトリクス状に配列され、各信号線４、５により囲ま
れた領域にそれぞれ透明導電膜からなる画素電極２、こ
れらの画素電極２ごとに選択的に電圧を印加するための
薄膜トランジスタ（以下、ＴＦＴという）１などのスイ
ッチング素子および電荷を保持するための電荷保持容量
３が設けられている。
【０００３】このようなアクティブマトリクス基板は、
その製造工程およびそののちの液晶パネルの製造工程に
おいて、たとえばラビング工程などの摩擦工程などがあ
り、種々のプロセスやハンドリング時に静電気が発生し
易く、発生した静電気の放電により、ＴＦＴ１の破壊や
信号線４、５の交差部の絶縁膜の破壊が発生するという
問題がある。このような静電気による破壊には、図８に
示されるように、ソース信号線５およびゲート信号線４
のそれぞれの入力端子５ａ、４ａを基板外周部におい
て、低抵抗のショートリング７に、ソース信号線５ある
いはゲート信号線４と同じ材料により形成された低抵抗
線７ａで短絡するという対策がなされている。
【０００４】従来の図８に示され、たとえば特開平３−
２９０６２４号公報に開示されているようなアクティブ
マトリクス基板では、その製造工程中に発生する静電気
による破壊を防止するために、基板外周部において、低
抵抗のショートリング７が設けられ、ソース信号線５お
よびゲート信号線４の各入力端子５ａ、４ａが低抵抗の
短絡線７ａを介してショートリングに接続されている。
そのため、基板上に静電気が帯電してもショートリング
７により放電され、信号線間の絶縁破壊やＴＦＴの破壊
を防止することができる。しかし、ソース信号線５とゲ
ート信号線４とのあいだが低抵抗で接続されているた
め、ＴＦＴなど各画素の特性や各端子間のショート試験
などのため電圧を印加すると大電流が流れ、ゲート−ソ
ース間の層間短絡や画素内のＴＦＴ特性などの測定が不
可能である。
【０００５】
【発明が解決しようとする課題】そのため、従来は各信
号線を低抵抗の短絡線７ａでショートリング７に接続
し、アクティブマトリクス基板の電気的検査は、対向基
板を貼着し、液晶材料を注入したあと、前記低抵抗短絡
線７ａを切断してからソース信号線５およびゲート信号
線４の各入力端子５ａ、４ａに電圧を印加して行ってい
る。そのため、その試験で信号線間の絶縁不良などが発
生すると、両基板を貼着したパネル全体が不良となり、
とくに対向基板などに設けられるカラーフィルタなどは
材料費が高価であるため、その部品が不良となりコスト
上昇の原因になっている。また、短絡試験がマトリクス
型表示装置の最終工程にならなければ行われないため、
基板形成の工程途中のプロセス異常が迅速にフィードバ
ックできず、歩留りの向上や品質の向上の妨げとなって
いる。
【０００６】また、特開平５−２７２６３号公報には、
画素の構成要素であるＴＦＴと同種のＴＦＴをショート
リング７と各信号線のあいだに形成することにより抵抗
を挿入する方法が提案されているが、その抵抗値が数Ｍ
Ω以上ときわめて高抵抗になるため、静電気対策には不
充分である。
【０００７】さらに、特開平３−１１６１１７号公報に
は、ショートリングにＭｏＴａ膜やＩＴＯ膜などのゲー
ト信号線または画素電極と同じ材料を使用して静電気対
策に必要な範囲で高抵抗とすることにより、アクティブ
マトリクス基板の状態で電気的試験を行えるようにする
例が開示されている。しかしショートリングに抵抗値を
もたせると、通常ショートリングのいずれかを接地して
静電気を放電させているため、接地したところから離れ
た信号線と接地間の抵抗は大きくなり、信号線がたとえ
ば１００本あれば接地に近い信号線と遠い信号線とで接
地に至る抵抗が１００倍異なることになり、全ての信号
線で同じように放電効果をもたせることができない。ま
た静電気対策に必要な高抵抗の範囲も具体的に開示され
ておらず、１００倍の抵抗でも静電気の放電に差し支え
ない程度の抵抗にすると隣接する信号線間の抵抗が小さ
くなり、信号線間の短絡などの電気試験を充分に行うこ
とができない。
【０００８】また、特開昭６２−２１９６６２号公報に
は、各ゲートバス間、各ドレインバス間およびこれら両
バス間を不純物ドープのアモルファスシリコン（ａ−Ｓ
ｉ）膜で接続し静電気を放電させて絶縁破壊を防止する
とともに電気試験を行えるようにすることが開示されて
いるが、これも前述の特開平３−１１６１１７号公報と
同様に、接地部分と離れたバス間の抵抗は各バス間の抵
抗が直列に接続された抵抗となり、静電気の放電が不充
分となる。しかも不純物ドープのａ−Ｓｉ膜の抵抗値は
記載されていないが、通常単位面積当りのシート抵抗は
数ＭΩ以上の抵抗であり静電気放電のための短絡効果が
えられない。
【０００９】さらに、実開昭６４−３８２７号の明細書
には、各ゲートライン端子および各ドレイン端子を高抵
抗層を介して共通電極ライン（ショートリング）に接続
することにより、静電気によるＦＥＴなどの破壊を防止
するとともに、電気試験を行えるようにし、高抵抗層の
例としてａ−Ｓｉ膜を用い数ＭΩの高抵抗にする例が開
示されている。しかしＳｉ膜を用いる数ＭΩ以上の高抵
抗では前述のように静電気を充分に放電しえないという
問題がある。
【００１０】本発明は、ソース信号線およびゲート信号
線と低抵抗のショートリングとのあいだに１０〜５００
ｋΩの薄膜抵抗体を設けることにより、静電気によるＴ
ＦＴなどの破壊を確実に抑えながら、同時にアクティブ
マトリクス基板の段階でＴＦＴなど各画素の特性やソー
ス信号線とゲート信号線間の短絡やソース信号線間短
絡、ゲート信号線間短絡などの短絡試験の実施を可能と
し、コストを低減させるとともに、歩留り向上と品質向
上を可能とするようなアクティブマトリクス基板を提供
することを目的とする。
【００１１】本発明の他の目的は、薄膜抵抗体をシリサ
イド膜で形成するばあいに少ない工程数で簡単に形成す
ることができるアクティブマトリクス基板の製法を提供
することにある。
【００１２】
【課題を解決するための手段】本発明者らは、信号線間
の静電気の放電に伴う信号線やＴＦＴの破壊または信号
線間の層間絶縁膜の破壊などの不具合を防止しながら、
アクティブマトリクス基板の状態で信号線間の短絡試験
を行うことができるアクティブマトリクス基板をうるた
めに鋭意検討を重ねた結果、各信号線の入力端子を１０
〜５００ｋΩの薄膜抵抗体を介してショートリングに接
続することにより、静電気に対してはショートリングを
介して放電し、ＴＦＴなど画素特性の検査に対しては１
０〜５００ｋΩの薄膜抵抗体によりリーク電流が減少
し、静電気の放電とリーク検査が、両立しうることを見
出した。すなわち、静電気の放電に対しては、通常帯電
した静電気の電圧は数百Ｖ〜数ｋＶ程度と高電圧であ
り、また、ＴＦＴアレイのゲート−ソース間には０．１
〜１ｎＦ程度の静電容量が存在するため、静電気を０．
０１秒程度以内に５０Ｖ以下にすることにより、ＴＦＴ
のしきい値電圧Ｖthシフトなどの障害から守ることがで
きるとともに、信号線間の放電による破壊を防止するこ
とができることを見出した。０．０１秒以内に静電気を
５０Ｖ以下にするためには、時定数で０．００１秒以下
にすることになり、そのためにはショートリングを経て
接地に至るまでの抵抗は５００ｋΩ以下の抵抗にする必
要がある。
【００１３】一方アクティブマトリクス基板の状態で検
査を行うばあいは、一般に画素内に蓄積される電荷量を
検出する方法が用いられるが、この方法ではあとで詳述
するように、ゲート信号線およびソース信号線に通常の
駆動電圧を印加し、ソース信号線に流れる電流を測定す
ることにより行うため、ショートリングは分流回路とな
り、ショートリングに分流する電流を画素に流れる電流
の１／１０以下にすることによりＴＦＴなど画素特性の
検査を正確に行うことができることを見出した。ショー
トリングに接続される抵抗は画素の電流を測定するため
の積分回路などに接続される抵抗と並列状態であり、積
分回路などに接続される抵抗は通常１ｋΩ以下であるた
め、ショートリングに至る分流を１／１０以下にするた
めにはその抵抗を１０倍の１０ｋΩ以上にする必要があ
る。
【００１４】以上より各信号線の入力端子とショートリ
ングとのあいだに１０〜５００ｋΩの薄膜抵抗体を介在
させることにより、静電気による不具合を防止できると
ともに、アクティブマトリクス基板の状態でＴＦＴなど
の各画素の特性および信号線間のショートなどの電気的
検査を行うことができる。なお、信号線間のショートは
前述の画素電荷量の検査で異常に電流値が増えるため、
直ちに検知できる。また、薄膜抵抗体を用いるのは、Ｉ
ＴＯ膜やシリサイド膜などにより１０〜５００ｋΩ程度
の抵抗を容易にうることができるとともに、電極やＴＦ
Ｔなどの製造工程で同時に形成できるためである。
【００１５】本発明のアクティブマトリクス基板は、透
明の絶縁基板上にマトリクス状に設けられた薄膜トラン
ジスタおよび該薄膜トランジスタのドレイン電極に接続
された画素電極と、前記薄膜トランジスタのゲート電極
に信号を供給する複数のゲート信号線と、前記薄膜トラ
ンジスタのソース電極に信号を供給し前記ゲート信号線
と交差する複数のソース信号線と、前記絶縁基板の周囲
で前記各信号線を短絡するショートリングとを少なくと
も有するアクティブマトリクス基板であって、前記各信
号線の入力端子部と前記ショートリングとのあいだに抵
抗値が１０〜５００ｋΩの薄膜抵抗体が設けられてい
る。
【００１６】前記薄膜抵抗体が透明導電膜で形成されて
いることが、電荷保持容量の電極形成時または画素電極
の形成時に同時に薄膜抵抗体を形成でき、特別の成膜工
程を必要とせず、パターニングのマスクを変えるだけで
容易に形成できるため好ましい。
【００１７】さらに、前記薄膜抵抗体がシリコン層と該
シリコン層上に形成されたシリサイド膜から形成される
ばあいには、各画素のＴＦＴの半導体層およびその上の
電極層の形成と同時に設けることができ、前記透明導電
膜で形成するばあいと同様にＴＦＴと同じ工程で形成で
きるため、工程数を増やすことなく形成できるという点
から好ましい。
【００１８】前記ソース信号線は下層がＣｒ、Ｍｏ、Ｔ
ａ、ＷおよびＮｉの群よりなる少なくとも１種の金属か
らなり、上層がＡｌ、ＡｇおよびＣｕの群よりなる少な
くとも１種の金属からなり、かつ、前記シリサイド膜は
前記ソース信号線の下層を形成する金属とシリコンとの
化合物からなることが、適当な値を有するシリサイド膜
が容易にえられるとともに、ソース信号線やドレイン電
極などと同じ工程で形成できるため好ましい。
【００１９】本発明のアクティブマトリクス基板の製法
は、前述の薄膜抵抗体をシリサイド膜で形成するばあい
に、前記薄膜トランジスタの半導体層をシリコン層で形
成するとともに、前記各信号線の入力端子と前記ショー
トリングとのあいだにも薄膜抵抗体用のシリコン層を形
成し、前記薄膜トランジスタのシリコン層上のコンタク
ト層をイオンドーピング法により形成し、前記薄膜トラ
ンジスタおよび薄膜抵抗体用のシリコン層上にソース信
号線用の金属膜を形成することにより、前記各信号線の
入力端子と前記ショートリングとのあいだにシリサイド
膜からなる薄膜抵抗体を形成することを特徴とする。
【００２０】
【作用】本発明によれば、ソース信号線およびゲート信
号線の各入力端子が１０〜５００ｋΩの薄膜抵抗体を介
してショートリングに接続されているため、信号線と接
地間の抵抗は５００ｋΩ以下であり、ゲート−ソース間
の０．１〜１ｎＦ程度の静電容量に対して０．０１秒以
内に５０Ｖ以下に減少し、基板上に静電気が帯電しても
ＴＦＴのスレッショルド電圧シフトなどの障害を防止す
ることができる。
【００２１】また信号線と接地間の抵抗は１０ｋΩ以上
であるため、ＴＦＴなどの各画素の特性の電気検査を行
うための回路抵抗の１０倍以上となり、ショートリング
により分流するリーク電流は画素の検査電流の１／１０
以下となり、支障なくＴＦＴなどの画素特性の検査を行
うことができる。なお信号線間にショートがあれば、検
査電流が異常に増えるため、もちろん信号線間ショート
も同時に検査できる。
【００２２】その結果、静電気の放電に伴う信号線、Ｔ
ＦＴの破壊および信号線間の絶縁膜の破壊を防止すると
ともに、ＴＦＴなど各画素の特性検査および信号線間の
ショートの有無の検査を行うことができる。
【００２３】また本発明の製法によれば、コンタクト層
をイオンドーピング法により形成しているため、コンタ
クト層のパターニングをする必要がなく形成されたシリ
サイド膜を保護してエッチングしなくてもよいため、少
ない工数で確実に所望の抵抗体を形成することができ
る。
【００２４】
【実施例】つぎに図面を参照しながら本発明のアクティ
ブマトリクス基板について説明する。図１は本発明のア
クティブマトリクス基板の一実施例の等価回路的概略図
である。
【００２５】ＬＣＤなどのマトリクス型表示装置は、通
常ガラスやプラスチックスなどの透明絶縁性基板２枚に
より液晶などの表示材料を挟持して構成され、この表示
材料に選択的に電圧を印加できるように前記２枚の透明
絶縁性基板には電極などがそれぞれ形成されている。ア
クティブマトリクス型表示装置では一方の透明絶縁性基
板にＴＦＴなどのスイッチング素子が設けられ、各画素
をＯＮ、ＯＦＦして所望の画素のみを点灯できるように
構成されている。
【００２６】図１は、そのようなＴＦＴや画素電極が一
方の透明絶縁性基板に設けられたアクティブマトリクス
基板のパターンを等価回路的に示した図である。図１に
おいて、ＴＦＴ１のドレイン電極１６は画素電極２に接
続され、画素電極２にはさらに電荷保持容量３が接続さ
れている。ＴＦＴ１のゲート電極１４にはゲート信号線
４が接続され、ＴＦＴ１のソース電極１５にはソース信
号線５が接続され、それぞれの信号線の一端側には外部
駆動回路から信号を入力するための入力端子４ａ、５ａ
が形成されている。本発明ではこの各入力端子４ａ、５
ａがそれぞれ１０〜５００ｋΩの薄膜抵抗体６を介して
ショートリング７に接続されていることに特徴がある。
すなわち、前述のように本発明者らは製造工程で発生し
易い静電気をショートリング７を介して放電させること
により、信号線間の放電による信号線４、５やＴＦＴ１
の破壊、信号線間絶縁膜の破壊などを防止するととも
に、アクティブマトリクス基板の状態でＴＦＴ、電荷保
持容量など画素特性の検査や信号線間のショートの検査
を行えるようにするため、鋭意検討を重ねた結果、各信
号線の入力端子４ａ、５ａとショートリング７とのあい
だに１０〜５００ｋΩの薄膜抵抗体６を設けることによ
り、薄膜抵抗体６がＴＦＴ１や電荷保持容量３などの成
膜工程と同時に形成でき、特別の工程を必要とせず、か
つ、ＴＦＴのスレッショルド電圧のシフトなどを起さな
い短時間での静電気放電のための短絡線になるととも
に、ＴＦＴ、電荷保持容量などの画素特性の検査をする
際の絶縁部として機能しうることを見出した。
【００２７】すなわち、静電気放電のための短絡線とし
ての機能を発揮するためには、薄膜抵抗体の抵抗値とし
ては小さい程好ましいが、本発明者らが鋭意検討を重ね
た結果、発生した静電気が０．０１秒以内に５０Ｖ以下
に低下するような短絡網があればＴＦＴのしきい値電圧
がシフトしないため障害が発生せず、また信号線間で放
電して信号線や信号線間絶縁膜を破壊するには至らない
ことを見出した。０．０１秒以内に５０Ｖ以下にするた
めには、ＲＣの時定数で０．００１秒以下にする必要が
あり、ＴＦＴアレイのゲート−ソース間には０．１〜１
ｎＦ程度の静電容量が存在するため、５００ｋΩ程度以
下の抵抗にする必要がある。この抵抗は小さい程静電気
を逃がすのに好ましく、３００ｋΩ以下、さらに好まし
くは１００ｋΩ以下であることが好ましい。
【００２８】またＴＦＴなどの画素特性の検査を行うば
あいは、ゲート信号線およびソース信号線にそれぞれ実
際の動作時と同じ駆動電圧を印加することにより各画素
を流れる電流Ｉcsを測定することにより行われる。その
検査回路と一画素分の等価回路およびショートリングと
の関係を図２に示す。図２において破線Ｐ内が図１に示
される基板上の一画素分を示し、１はＴＦＴ、３は電荷
保持容量、４はゲート信号線、５はソース信号線で抵抗
Ｒ3は入力端子５ａとショートリング７とのあいだに接
続された薄膜抵抗体６を示す。検査回路９は一例である
積分器としての抵抗Ｒ2とオペアンプＯＰとがソース信
号線５に接続され、オペアンプＯＰの入出力間にはフィ
ードバックのコンデンサＣが接続されている。またソー
ス信号線５への信号の入力は抵抗Ｒ1を介して入力端子
ＩＰに印加されるようになっている。この構成で画素内
に蓄積される電荷量はＩcsとして検査回路９の出力ＯＵ
Ｔにより検出される。この検査回路９から出力される電
流は画素内の蓄積電荷量による電流Ｉcsのショートリン
グ７側と検査回路９側に分流した検査回路９側に流れる
電流ＩＭを測定することになり、抵抗Ｒ3が小さいとシ
ョートリング７側への分流が多くなり、検査回路９への
電流ＩＭが小さくなり、正確な検査を行えない。本発明
者らが鋭意検討を重ねた結果、ショートリング７側への
分流電流が１０％以下、すなわちＩＭがＩcsの９０％以
上であれば正確に検査できることを見出した。この検査
回路９側への分流電流は抵抗Ｒ３とＲ２が並列関係にあ
るため、ＩＭ＝｛Ｒ3／（Ｒ2＋Ｒ3）｝Ｉcsの関係があ
り、０．９≦Ｒ3／（Ｒ2＋Ｒ3）、すなわち９Ｒ2≦
Ｒ3、したがって薄膜抵抗体６の抵抗Ｒ3は積分器の抵抗
Ｒ2の９倍以上であることが必要である。検査回路９の
抵抗Ｒ2としては通常１ｋΩ以下の抵抗が用いられるた
め、薄膜抵抗体６としての抵抗Ｒ3を９ｋΩ以上で大き
い程リーク電流が小さく正確な検査ができるため好まし
く、好ましくは１０ｋΩ以上、さらに好ましくは５０ｋ
Ω以上にすることにより画素の電荷量を正確に測定する
ことができ、画素の電荷量を知ることによりＴＦＴや電
荷保持容量の特性、さらには信号線間の短絡などをも検
査することができる。
【００２９】つぎに薄膜抵抗体の具体的な構造および製
法について具体的な実施例で詳細に説明する。
【００３０】［実施例１］図４は図１の薄膜抵抗体部分
の拡大平面説明図、図５（ａ）、（ｂ）はそれぞれ図４
のＡ−Ａ線、Ｂ−Ｂ線断面説明図、図６は画素部の断面
説明図である。
【００３１】本実施例は薄膜抵抗体６を電荷保持容量用
の電極であるＩＴＯ膜などからなる透明導電膜で形成し
たものである。前述の抵抗値をうるため、図４に示され
るようにジグザグ形状に形成しているが、薄膜抵抗体６
の抵抗はその膜厚および幅と長さに依存し、薄膜抵抗体
の形状には必ずしも限定されない。しかし、ＩＴＯ膜の
パターニング、パターンの断線および段差部のショート
などの点から、膜厚は０．０５〜０．２μｍが適切であ
り、このときの単位面積あたりのシート抵抗は１００〜
４００Ωにすることが望ましい。
【００３２】ＩＴＯ膜などの透明導電膜は酸化膜であ
り、酸化膜形成時の酸素の流量により酸化膜の比抵抗を
調整することができる。ＩＴＯ膜を形成するときの流入
酸素量と前述の膜厚でのシート抵抗の関係を図３に示
す。図３から膜厚が０．０５〜０．２μｍ程度で単位面
積あたりのシート抵抗を１００〜４００Ωにするには酸
素の流量を６〜１０ｓｃｃｍ程度にすることが好ましい
ことがわかる。通常の電荷保持容量用電極や画素電極と
してＩＴＯ膜を形成するばあいは酸素流量が１〜３ｓｃ
ｃｍ程度で、シート抵抗は２０〜３０Ω程度のものが使
用されているが、電荷保持容量用電極や画素電極はほと
んど電流が流れず、少々比抵抗が大きくても問題がない
ため、薄膜抵抗体の所望の比抵抗に合わせて電荷保持容
量用電極または画素電極と同時に形成することができ
る。
【００３３】つぎに本実施例のアクティブマトリクス基
板の製法について説明する。図６において、まずガラス
などの透明絶縁性基板８上にＩＴＯ、酸化スズ、酸化イ
ンジウムなどからなる透明導電膜を０．０５〜０．２μ
ｍの厚さに成膜し電荷保持容量電極３１を形成する。こ
のとき、図１に示されるショートリング７とソース信号
線５の入力端子５ａおよびゲート信号線４の入力端子４
ａを接続する薄膜抵抗体６を同時に形成する。この薄膜
抵抗体６は電荷保持容量電極３１と同じ厚さの０．０５
〜０．２μｍで、幅は５〜２０μｍで、全長が１〜３ｍ
ｍ、シート抵抗が１００〜４００Ω程度になるように形
成し、前記の静電気によるＴＦＴや絶縁破壊防止と基板
段階での画素の特性検査の実施を可能とする１０〜５０
０ｋΩ程度となるようにする。
【００３４】比抵抗は前述のように、たとえばＩＴＯ膜
のスパッタ条件の酸素流量を増減することにより容易に
達成できる。
【００３５】つぎに、図６に示されるように、電荷保持
容量絶縁膜３２をＣＶＤ法、スパッタ法、ＥＢ蒸着法な
どにより成膜し、電荷保持容量電極３１上にゲート信号
線４との接続のためのコンタクトホール３３を形成す
る。このとき、図５に示されるように、薄膜抵抗体６の
端子部においてショートリング７およびソース信号線ま
たはゲート信号線の端子５ａ、４ａと前記薄膜抵抗体６
とを接続するためのコンタクトホール３４、３５も同時
に形成する。つぎに、Ｃｒ、Ｔａ、Ｍｏなどの金属膜を
スパッタ法、真空蒸着法、ＣＶＤ法などの方法により成
膜し、ゲート信号線４およびゲート電極１４を形成す
る。このとき、基板８の外周部には図４に示されるよう
にショートリング７およびソース信号線５の入力端子５
ａやゲート信号線４の入力端子４ａ部分を形成し、前記
薄膜抵抗体６と接続する。さらに、図６においてＩＴＯ
などの透明電極材料により画素電極２を形成するが、こ
のとき図４に示す入力端子４ａ（５ａ）部には画素電極
材料のＩＴＯ膜２ａが残され、外部回路との接続性をよ
くしている。さらに、図６に示されるようにゲート絶縁
膜１１となるＳｉ3Ｎ4およびノンドープアモルファスシ
リコン層１２、Ｓｉ3Ｎ4などのエッチングストッパー１
７をプラズマＣＶＤ法などで連続成膜したあと、エッチ
ングストッパー１７をパターニングする。つぎにコンタ
クト層とするためのリンドープアモルファスシリコン層
１３を形成したあと、パターン加工により画素電極２と
ドレイン電極１６とのコンタクトホール１１ｃを形成す
る。さらに、スパッタ法などによりソース信号線５およ
びソース電極１５、ドレイン電極１６を形成するため
の、たとえばＣｒおよびＡｌを成膜しパターニングす
る。ソース信号線として、このように下層にＣｒ、Ｍ
ｏ、Ｔａ、Ｗ、Ｎｉなどの高融点金属の層を０．０１〜
０．２μｍ程度成膜し、その上層にＡｌ、Ａｇ、Ｃｕな
どの低抵抗金属を用いた多層膜とすることにより、Ａｌ
などとアモルファスシリコンとの相互拡散を防止し、か
つ、低抵抗体のソース配線を実現するという利点が生じ
る。さらに、このソース信号線５およびソース電極１
５、ドレイン電極１６をマスクとして不要なアモルファ
スシリコン層１２、１３を除去する。最後に、Ｓｉ3Ｎ4
などの保護膜１８をＣＶＤ法、スパッタ法、プラズマＣ
ＶＤ法などにより形成し、アクティブマトリクス基板が
完成する。
【００３６】本実施例においては、薄膜抵抗体を電荷保
持容量電極と同時にＩＴＯ膜などにより形成したが、電
荷保持容量電極と同時でなくても画素電極と同時に形成
しても同様に特別の工程を設けることなく、簡単に形成
できる。
【００３７】［実施例２］本実施例は薄膜抵抗体をＩＴ
Ｏなどの透明導電膜ではなく、前述のＴＦＴを形成する
際のアモルファスシリコン層とその上に積層された電極
材料との化合物であるシリサイド膜を用いたものであ
る。その薄膜抵抗体部の平面および断面説明図を図７に
示す。
【００３８】この薄膜抵抗体６部を形成するには、実施
例１と同様にＴＦＴの形成工程で形成することが好まし
く、まず、実施例１と同様に、または電荷保持容量電極
とゲート電極の形成順序を逆にしてゲート信号線の入力
端子４ａやショートリング７などを形成し、さらに、ゲ
ート絶縁膜と同時に形成されるＳｉ3Ｎ4などの絶縁膜６
１およびノンドープアモルファスシリコン（ｉ−ａ−Ｓ
ｉ）層６２、Ｓｉ3Ｎ4などのエッチングストッパ（図示
せず）をプラズマＣＶＤ法などで連続成膜したのち、エ
ッチングストッパおよびノンドープアモルファスシリコ
ン層６２を連続でアイランド状にパターニングし、不要
なアモルファスシリコン層を除去し、そののち、ＴＦＴ
のチャネル上および薄膜抵抗体６部のエッチングストッ
パをパターニングする（薄膜抵抗体６部のエッチングス
トッパと同時に形成された絶縁膜は除去される）。
【００３９】つぎにイオンドーピング法によりアモルフ
ァスシリコン層にリンをドーピングしてリンドープアモ
ルファスシリコン層とする。リンをドープするのはＴＦ
Ｔ部でオーミックコンタクトをうるためで、薄膜抵抗体
６部でのシリサイド膜をつくるためだけであればノンド
ープ層のままでもよい。
【００４０】このドーピング層を形成するのにイオンド
ーピング法を用いることにより、リンドープアモルファ
スシリコン層を別々に形成する方法に比べて、ソース、
ドレイン電極形成後のリンドープアモルファスシリコン
層の除去工程がないため、シリサイドによる抵抗体を保
護する工程を省略することができるという利点がある。
【００４１】つぎに画素電極を形成し、ついでコンタク
トホール６１ａ、６１ｂを形成する。この画素電極形成
の際または電荷保持容量電極形成の際のＩＴＯ膜などの
透明導電膜４１を入力端子４ａ上に残存させておくと、
外部回路のリード端子との接続性がよくなるため好まし
い。
【００４２】さらに、シリサイド膜の形成を容易にする
ために、バッファードフッ酸（ＢＨＦ）などによりアモ
ルファスシリコン層６２上の酸化膜などを除去し、その
のち、スパッタ法などにより２００〜３００℃の基板温
度で、ソース信号線およびドレイン電極を形成するため
のＣｒ膜６４およびＡｌ膜６５を成膜しパターニングす
る。このＣｒ膜６４の形成時に、Ｃｒが除去されたアモ
ルファスシリコン層６２の表面上には、Ｃｒとアモルフ
ァスシリコンの反応層である、Ｃｒシリサイド膜６３が
数十Åの厚さで形成される。この厚さのときのシリサイ
ド膜の単位面積あたりのシート抵抗は、１〜１０ｋΩ程
度であり、図１や図４に示されるようにジクザグ形状に
しなくても、図７に示される形状で容易に１０〜５００
ｋΩの抵抗を形成できる。ここで、０．１μｍ程度の厚
さのノンドープアモルファスシリコン層のシート抵抗は
単位面積あたり１０×１０13〜１０×１０15Ω程度であ
り、リンドープアモルファスシリコン層のシート抵抗は
同条件で１×１０6〜１０×１０8Ω程度と異なるが、シ
リサイド膜のシート抵抗の方がはるかに小さいため、シ
リコン層がノンドープかドーピングされているかによっ
ては影響されない。
【００４３】またアモルファスシリコン層上への金属膜
をＣｒとＡｌの２層構造にしたが、これはシリサイドを
形成するにはＣｒ、Ｍｏ、Ｔａ、Ｗ、Ｎｉなどの高融点
金属で抵抗が比較的大きい金属が好ましい反面、同時に
形成されるソース信号線としては抵抗を小さくする必要
があり、そのため上層部にＡｌ、Ａｇ、Ｃｕなどの比抵
抗が小さい金属を積層している。このようにすることに
より、ソース信号線やドレイン電極などの形成と同時
に、薄膜抵抗体としてのシリサイド膜を形成できるた
め、工数が増加せず好ましい。
【００４４】本実施例では半導体層としてアモルファス
シリコンを用いたが、ポリシリコンでも同様にできる。
また本実施例ではシリサイド膜を形成するための金属と
してＣｒを用いたが、前述のようにＣｒ以外でもＭｏ、
Ｔａ、Ｗ、Ｎｉなどを用いても同程度のシート抵抗がえ
られる。
【００４５】前記各実施例ではいずれも電荷保持容量が
設けられていたが、電荷保持容量が設けられていないば
あいにも、同様に本発明を適用できることはいうまでも
ない。
【００４６】
【発明の効果】本発明によれば、ソース信号線およびゲ
ート信号線の各入力端子とショートリングとを抵抗値が
１０〜５００ｋΩの薄膜抵抗体を介して接続しているた
め、アクティブマトリクス基板の製造工程において静電
気が基板上に帯電してもその放電は薄膜抵抗体を経てシ
ョートリングにより放電されるとともに、薄膜抵抗体を
介しているため基板の状態でＴＦＴなど画素特性の検査
や信号線間のショート検査も行うことができる。
【００４７】その結果、製造工程で基板上に静電気が帯
電してもＴＦＴが破壊したり、信号線間で放電して信号
線や信号線の層間絶縁膜が破壊することがなく、信頼性
が大幅に向上する。さらに基板の状態でＴＦＴなど画素
特性の検査や信号線間のショートなどの異常の検出をで
きるため、異常の原因を直ちに製造工程にフィードバッ
クして改善することができるとともに、対向基板を貼着
する前に不良品を排除できるため、対向基板に設けられ
るカラーフィルタなど高価な部品をムダにすることがな
く、製品歩留りの向上とともにコストダウンに大いに寄
与する。
【図面の簡単な説明】
【図１】 本発明のアクティブマトリクス基板の一実施
例を等価回路的に表わした概略図である。
【図２】 本発明のアクティブマトリクス基板の状態で
画素の電荷量を検査する一例の回路図である。
【図３】 ＩＴＯ膜形成時の酸素の流量と比抵抗の関係
を示す図である。
【図４】 図１の薄膜抵抗体近傍の部分拡大説明図であ
る。
【図５】 図４のＡ−Ａ線およびＢ−Ｂ線断面図であ
る。
【図６】 図１の画素部の断面説明図である。
【図７】 薄膜抵抗体をアモルファスシリコン層とその
シリサイド膜により形成した例の平面および断面説明図
である。
【図８】従来のアクティブマトリクス基板を等価回路的
に表わした概略図である。
【符号の説明】
１ ＴＦＴ、２ 画素電極、３ 電荷保持容量、４ ゲ
ート信号線、５ ソース信号線、６ 薄膜抵抗体、７
ショートリング。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 島谷 弘昭 熊本県菊池郡西合志町御代志997番地 株 式会社アドバンスト・ディスプレイ内

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 透明の絶縁基板上にマトリクス状に設け
    られた薄膜トランジスタおよび該薄膜トランジスタのド
    レイン電極に接続された画素電極と、前記薄膜トランジ
    スタのゲート電極に信号を供給する複数のゲート信号線
    と、前記薄膜トランジスタのソース電極に信号を供給し
    前記ゲート信号線と交差する複数のソース信号線と、前
    記絶縁基板の周囲で前記各信号線を短絡するショートリ
    ングとを少なくとも有するアクティブマトリクス基板で
    あって、前記各信号線の入力端子部と前記ショートリン
    グとのあいだに抵抗値が１０〜５００ｋΩの薄膜抵抗体
    が設けられてなるアクティブマトリクス基板。
  2. 【請求項２】 前記薄膜抵抗体が透明導電膜で形成され
    てなる請求項１記載のアクティブマトリクス基板。
  3. 【請求項３】 前記薄膜抵抗体がシリコン層と該シリコ
    ン層上に形成されたシリサイド膜からなる請求項１記載
    のアクティブマトリクス基板。
  4. 【請求項４】 前記ソース信号線は下層がＣｒ、Ｍｏ、
    Ｔａ、ＷおよびＮｉの群よりなる少なくとも１種の金属
    からなり、上層がＡｌ、ＡｇおよびＣｕの群よりなる少
    なくとも１種の金属からなり、かつ、前記シリサイド膜
    は前記ソース信号線の下層を形成する金属とシリコンと
    の化合物からなる請求項３記載のアクティブマトリクス
    基板。
  5. 【請求項５】 透明の絶縁基板上にマトリクス状に設け
    られた薄膜トランジスタおよび該薄膜トランジスタのド
    レイン電極に接続された画素電極と、前記薄膜トランジ
    スタのゲート電極に信号を供給する複数のゲート信号線
    と、前記薄膜トランジスタのソース電極に信号を供給し
    前記ゲート信号線と交差する複数のソース信号線と、前
    記絶縁基板の周囲で前記各信号線を短絡するショートリ
    ングとを少なくとも有するアクティブマトリクス基板の
    製法であって、前記薄膜トランジスタの半導体層をシリ
    コン層で形成するとともに、前記各信号線の入力端子と
    前記ショートリングとのあいだにも薄膜抵抗体用のシリ
    コン層を形成し、前記薄膜トランジスタのシリコン層上
    のコンタクト層をイオンドーピング法により形成し、前
    記薄膜トランジスタおよび薄膜抵抗体用のシリコン層上
    にソース信号線用の金属膜を形成することにより、前記
    各信号線の入力端子と前記ショートリングとのあいだに
    シリサイド膜からなる薄膜抵抗体を形成するアクティブ
    マトリクス基板の製法。
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