JP2000194011A - 薄膜トランジスタマトリクスとその製造方法 - Google Patents
薄膜トランジスタマトリクスとその製造方法Info
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】 金属層の断線を修復可能な薄膜トランジスタ
マトリクスとその製造方法に関し、配線の欠陥を修復す
ることが可能な薄膜トランジスタマトリクスを提供す
る。 【解決手段】 透明絶縁基板と、前記透明絶縁基板上に
行列状に配置され、各々がゲート電極、ソース電極、ド
レイン電極を有する、複数個の薄膜トランジスタと、前
記複数個の薄膜トランジスタの各々のソース電極に接続
されて前記透明絶縁基板上に配置された画素電極と、前
記透明絶縁基板上で全体として行方向に沿って配置さ
れ、第１金属層とその下の第１半導体層の第１積層を含
み、前記ゲート電極に接続された複数本のゲート配線
と、前記透明絶縁基板上で全体として列方向に沿って配
置され、第２金属層とその下の第２半導体層の第２積層
を含み、前記ドレイン電極に接続された複数本のドレイ
ン配線とを有する。
マトリクスとその製造方法に関し、配線の欠陥を修復す
ることが可能な薄膜トランジスタマトリクスを提供す
る。 【解決手段】 透明絶縁基板と、前記透明絶縁基板上に
行列状に配置され、各々がゲート電極、ソース電極、ド
レイン電極を有する、複数個の薄膜トランジスタと、前
記複数個の薄膜トランジスタの各々のソース電極に接続
されて前記透明絶縁基板上に配置された画素電極と、前
記透明絶縁基板上で全体として行方向に沿って配置さ
れ、第１金属層とその下の第１半導体層の第１積層を含
み、前記ゲート電極に接続された複数本のゲート配線
と、前記透明絶縁基板上で全体として列方向に沿って配
置され、第２金属層とその下の第２半導体層の第２積層
を含み、前記ドレイン電極に接続された複数本のドレイ
ン配線とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
マトリクスとその製造方法に関し、特に金属層の断線を
修復可能な薄膜トランジスタマトリクスとその製造方法
に関する。
マトリクスとその製造方法に関し、特に金属層の断線を
修復可能な薄膜トランジスタマトリクスとその製造方法
に関する。
【０００２】
【従来の技術】近年、ラップトップ型パソコンや壁掛け
テレビでの利用を中心として薄膜トランジスタ（ＴＦ
Ｔ）マトリクス型液晶挟持パネルの開発が進められてい
る。ＴＦＴとしては、動作半導体層の下にゲート絶縁膜
を介してゲート電極が配置されたボトムゲート型と動作
半導体層の上にゲート絶縁膜を介してゲート電極が配置
されたトップゲート型がある。
テレビでの利用を中心として薄膜トランジスタ（ＴＦ
Ｔ）マトリクス型液晶挟持パネルの開発が進められてい
る。ＴＦＴとしては、動作半導体層の下にゲート絶縁膜
を介してゲート電極が配置されたボトムゲート型と動作
半導体層の上にゲート絶縁膜を介してゲート電極が配置
されたトップゲート型がある。
【０００３】ゲート電極両側の動作半導体層の上には、
通常、高不純物濃度のコンタクト用半導体層と金属層が
積層されたソース／ドレイン電極が形成される。ソース
／ドレイン電極の一方はデータ配線に接続され、他方は
画素電極に接続される。
通常、高不純物濃度のコンタクト用半導体層と金属層が
積層されたソース／ドレイン電極が形成される。ソース
／ドレイン電極の一方はデータ配線に接続され、他方は
画素電極に接続される。
【０００４】本明細書では、データ配線に接続されるソ
ース／ドレインをドレインと呼び、画素電極に接続され
るソース／ドレインをソースと呼ぶことにする。またデ
ータ配線をドレイン配線と呼ぶ。
ース／ドレインをドレインと呼び、画素電極に接続され
るソース／ドレインをソースと呼ぶことにする。またデ
ータ配線をドレイン配線と呼ぶ。
【０００５】ＴＦＴマトリクス型液晶表示パネルは、透
明絶縁基板上に互いに交差する複数のドレイン配線と、
複数のゲート配線を有する。ドレイン配線はＴＦＴのド
レインに接続され、ゲート配線はＴＦＴのゲートに接続
される。通常、ドレイン配線とドレイン電極は同一の導
電層で形成される。また、ゲート配線とゲート電極も同
一の導電層で形成される。
明絶縁基板上に互いに交差する複数のドレイン配線と、
複数のゲート配線を有する。ドレイン配線はＴＦＴのド
レインに接続され、ゲート配線はＴＦＴのゲートに接続
される。通常、ドレイン配線とドレイン電極は同一の導
電層で形成される。また、ゲート配線とゲート電極も同
一の導電層で形成される。
【０００６】本明細書は、１本の配線が一部でゲート電
極他の部分でゲート配線を構成するような場合にも、複
数の部分に分断されているゲート配線をまとめて１本の
ゲート配線と呼ぶ。
極他の部分でゲート配線を構成するような場合にも、複
数の部分に分断されているゲート配線をまとめて１本の
ゲート配線と呼ぶ。
【０００７】液晶表示パネル用のガラス基板は、面積が
広く、製造プロセスにおいて異物が混入することを完全
に防止することは難しい。導電層形成時に、基板表面上
に異物が存在すると、ガラス基板上に導電層が形成され
ず、異物上に導電層が堆積してしまう。洗浄などにより
異物が取り除かれると、導電層内にピンホールが発生す
る。
広く、製造プロセスにおいて異物が混入することを完全
に防止することは難しい。導電層形成時に、基板表面上
に異物が存在すると、ガラス基板上に導電層が形成され
ず、異物上に導電層が堆積してしまう。洗浄などにより
異物が取り除かれると、導電層内にピンホールが発生す
る。
【０００８】ピンホールが、ゲート配線やドレイン配線
を切断またはほぼ切断すると、液晶表示パネルに線欠陥
が発生する。また、ソース／ドレイン電極や画素電極、
ゲート配線から分岐したゲート電極にピンホールが存在
する場合、画素欠陥を起こす可能性が高い。特に、線欠
陥は液晶表示パネルにとって致命的な欠陥となり易い。
を切断またはほぼ切断すると、液晶表示パネルに線欠陥
が発生する。また、ソース／ドレイン電極や画素電極、
ゲート配線から分岐したゲート電極にピンホールが存在
する場合、画素欠陥を起こす可能性が高い。特に、線欠
陥は液晶表示パネルにとって致命的な欠陥となり易い。
【０００９】
【発明が解決しようとする課題】以上説明したように、
液晶表示パネルの製造プロセスにおいて、異物の混入を
完全に防止することは難しい。一方、線欠陥は液晶表示
パネルにとって致命的な欠陥となり易い。液晶表示パネ
ルの製造プロセスにおいて異物が混入しても、その後配
線の修復を可能とする液晶表示パネルの構成および液晶
表示パネルの製造方法が望まれる。
液晶表示パネルの製造プロセスにおいて、異物の混入を
完全に防止することは難しい。一方、線欠陥は液晶表示
パネルにとって致命的な欠陥となり易い。液晶表示パネ
ルの製造プロセスにおいて異物が混入しても、その後配
線の修復を可能とする液晶表示パネルの構成および液晶
表示パネルの製造方法が望まれる。
【００１０】本発明の目的は、配線の欠陥を修復するこ
とが可能な薄膜トランジスタマトリクスを提供すること
である。
とが可能な薄膜トランジスタマトリクスを提供すること
である。
【００１１】本発明の他の目的は、配線に欠陥が存在す
る場合、その欠陥を修復することのできる薄膜トランジ
スタマトリクスの製造方法を提供することである。
る場合、その欠陥を修復することのできる薄膜トランジ
スタマトリクスの製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の一観点によれ
ば、透明絶縁基板と、前記透明絶縁基板上に行列状に配
置され、各々がゲート電極、ソース電極、ドレイン電極
を有する、複数個の薄膜トランジスタと、前記複数個の
薄膜トランジスタの各々のソース電極に接続されて前記
透明絶縁基板上に配置された画素電極と、前記透明絶縁
基板上で全体として行方向に沿って配置され、第１金属
層とその下の第１半導体層の第１積層を含み、前記ゲー
ト電極に接続された複数本のゲート配線と、前記透明絶
縁基板上で全体として列方向に沿って配置され、第２金
属層とその下の第２半導体層の第２積層を含み、前記ド
レイン電極に接続された複数本のドレイン配線とを有す
る薄膜トランジスタマトリクスが提供される。
ば、透明絶縁基板と、前記透明絶縁基板上に行列状に配
置され、各々がゲート電極、ソース電極、ドレイン電極
を有する、複数個の薄膜トランジスタと、前記複数個の
薄膜トランジスタの各々のソース電極に接続されて前記
透明絶縁基板上に配置された画素電極と、前記透明絶縁
基板上で全体として行方向に沿って配置され、第１金属
層とその下の第１半導体層の第１積層を含み、前記ゲー
ト電極に接続された複数本のゲート配線と、前記透明絶
縁基板上で全体として列方向に沿って配置され、第２金
属層とその下の第２半導体層の第２積層を含み、前記ド
レイン電極に接続された複数本のドレイン配線とを有す
る薄膜トランジスタマトリクスが提供される。
【００１３】本発明の他の観点によれば、透明絶縁基板
上に、行列状に配置され、各々がゲート電極、ソース電
極、ドレイン電極を有する、複数個のトランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接
続された画素電極と、全体として前記行方向に沿って配
置された複数本のゲート配線と、全体として前記列方向
に沿って配置された複数本のドレイン配線とを有する薄
膜トランジスタマトリクスの製造方法であって、前記透
明絶縁基板の上に第１半導体層を形成する工程と、前記
第１半導体層の上に第１金属層を形成する工程と、前記
第１金属層と前記第１半導体層の積層をパターニング
し、前記薄膜トランジスタのゲート電極と前記ゲート配
線を形成する工程とを含む薄膜トランジスタマトリクス
の製造方法が提供される。
上に、行列状に配置され、各々がゲート電極、ソース電
極、ドレイン電極を有する、複数個のトランジスタと、
前記複数個の薄膜トランジスタの各々のソース電極に接
続された画素電極と、全体として前記行方向に沿って配
置された複数本のゲート配線と、全体として前記列方向
に沿って配置された複数本のドレイン配線とを有する薄
膜トランジスタマトリクスの製造方法であって、前記透
明絶縁基板の上に第１半導体層を形成する工程と、前記
第１半導体層の上に第１金属層を形成する工程と、前記
第１金属層と前記第１半導体層の積層をパターニング
し、前記薄膜トランジスタのゲート電極と前記ゲート配
線を形成する工程とを含む薄膜トランジスタマトリクス
の製造方法が提供される。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を説明する。
施例を説明する。
【００１５】図１（Ａ）〜（Ｄ）は、本発明の実施例に
よる薄膜トランジスタマトリクスの構成を概略的に示す
等価回路図およびゲート配線とドレイン配線の交差部の
断面図である。
よる薄膜トランジスタマトリクスの構成を概略的に示す
等価回路図およびゲート配線とドレイン配線の交差部の
断面図である。
【００１６】図１（Ａ）に示すように、薄膜トランジス
タマトリクスは、複数のゲート配線ＧＬ１、ＧＬ２、Ｇ
Ｌ３、．．．と複数のドレイン配線ＤＬ１、ＤＬ２、Ｄ
Ｌ３、．．．が互いに交差するように透明基板上に配置
される。ゲート配線ＧＬとドレイン配線ＤＬの各交点に
対応して、薄膜トランジスタＴＦＴが配置され、ゲート
電極がゲート配線ＧＬに接続され、ドレイン電極がドレ
イン配線ＤＬに接続される。ＴＦＴのソース電極は、画
素電極ＰＸに接続されると共に、画素電極ＰＸで形成さ
れる蓄積容量ＳＣの一方の電極に接続される。蓄積容量
ＳＣの他方の電極は、ドレイン配線ＤＬと平行に配置さ
れた蓄積容量配線ＣＡ１、ＣＡ２、．．．に接続され
る。
タマトリクスは、複数のゲート配線ＧＬ１、ＧＬ２、Ｇ
Ｌ３、．．．と複数のドレイン配線ＤＬ１、ＤＬ２、Ｄ
Ｌ３、．．．が互いに交差するように透明基板上に配置
される。ゲート配線ＧＬとドレイン配線ＤＬの各交点に
対応して、薄膜トランジスタＴＦＴが配置され、ゲート
電極がゲート配線ＧＬに接続され、ドレイン電極がドレ
イン配線ＤＬに接続される。ＴＦＴのソース電極は、画
素電極ＰＸに接続されると共に、画素電極ＰＸで形成さ
れる蓄積容量ＳＣの一方の電極に接続される。蓄積容量
ＳＣの他方の電極は、ドレイン配線ＤＬと平行に配置さ
れた蓄積容量配線ＣＡ１、ＣＡ２、．．．に接続され
る。
【００１７】なお、蓄積配線ＣＡは、蓄積容量ＳＣの他
方の電極を一定電圧の電源に接続すればよく、ドレイン
配線ＤＬ又はゲート配線ＧＬに平行に配置することが好
ましい。
方の電極を一定電圧の電源に接続すればよく、ドレイン
配線ＤＬ又はゲート配線ＧＬに平行に配置することが好
ましい。
【００１８】図１（Ｂ）は、蓄積容量配線ＣＢ１、ＣＢ
２がゲート配線ＧＬ１、ＧＬ２と平行に配置された構成
を示す。他の構成は、図１（Ａ）と同様である。
２がゲート配線ＧＬ１、ＧＬ２と平行に配置された構成
を示す。他の構成は、図１（Ａ）と同様である。
【００１９】いずれの構成においても、ゲート配線ＧＬ
と薄膜トランジスタＴＦＴのゲート電極は、同一の導電
層で形成される。又、ドレイン配線ＤＬと薄膜トランジ
スタＴＦＴのドレイン電極も同一の導電層で形成され
る。ドレイン配線ＤＬとゲート配線ＧＬの交差部は、ゲ
ート絶縁膜によって互いに絶縁される。
と薄膜トランジスタＴＦＴのゲート電極は、同一の導電
層で形成される。又、ドレイン配線ＤＬと薄膜トランジ
スタＴＦＴのドレイン電極も同一の導電層で形成され
る。ドレイン配線ＤＬとゲート配線ＧＬの交差部は、ゲ
ート絶縁膜によって互いに絶縁される。
【００２０】図１（Ｃ）は、ボトムゲート型薄膜トラン
ジスタを用いた場合のドレイン配線ＤＬとゲート配線Ｇ
Ｌの交差部の構成を示す。ボトムゲート型薄膜トランジ
スタにおいては、ガラス基板で形成された透明絶縁基板
１の上に、先ずゲート電極およびゲート配線ＧＬが形成
される。
ジスタを用いた場合のドレイン配線ＤＬとゲート配線Ｇ
Ｌの交差部の構成を示す。ボトムゲート型薄膜トランジ
スタにおいては、ガラス基板で形成された透明絶縁基板
１の上に、先ずゲート電極およびゲート配線ＧＬが形成
される。
【００２１】本実施例においては、ゲート電極およびゲ
ート配線ＧＬを、高不純物濃度の半導体層２および金属
配線層３で構成する。ゲート配線ＧＬを覆ってゲート絶
縁膜４が形成される。ゲート絶縁膜の上に、チャネルを
形成するための動作半導体層５、高不純物濃度のコンタ
クト用半導体層８、金属配線層９が形成され、ソース／
ドレイン電極およびドレイン配線の形状にパターニング
される。
ート配線ＧＬを、高不純物濃度の半導体層２および金属
配線層３で構成する。ゲート配線ＧＬを覆ってゲート絶
縁膜４が形成される。ゲート絶縁膜の上に、チャネルを
形成するための動作半導体層５、高不純物濃度のコンタ
クト用半導体層８、金属配線層９が形成され、ソース／
ドレイン電極およびドレイン配線の形状にパターニング
される。
【００２２】なお、薄膜トランジスタ領域においては動
作半導体層５の上にエッチングストッパとして機能する
絶縁層が形成され、チャネルを構成する動作半導体層５
を残し、その上のコンタクト用半導体層８および金属配
線層９が除去される。
作半導体層５の上にエッチングストッパとして機能する
絶縁層が形成され、チャネルを構成する動作半導体層５
を残し、その上のコンタクト用半導体層８および金属配
線層９が除去される。
【００２３】ゲート配線ＧＬの半導体層２は、本来不要
な構成要素である。しかしながら、金属配線層３の下に
半導体層２を形成することにより、ゲート配線の金属配
線層３に切断等の欠損が生じた場合の修復が可能とな
る。ドレイン配線ＤＬの下に配置される活性半導体層５
は、後に説明する製造プロセスの都合上残されている。
製造プロセスを変更して、配線層としては活性半導体層
５が残らないようにすることもできる。
な構成要素である。しかしながら、金属配線層３の下に
半導体層２を形成することにより、ゲート配線の金属配
線層３に切断等の欠損が生じた場合の修復が可能とな
る。ドレイン配線ＤＬの下に配置される活性半導体層５
は、後に説明する製造プロセスの都合上残されている。
製造プロセスを変更して、配線層としては活性半導体層
５が残らないようにすることもできる。
【００２４】図１（Ｄ）は、トップゲート型薄膜トラン
ジスタを用いた場合の配線の交差部の構成を示す。透明
絶縁基板１の上にコンタクト用半導体層８、金属配線層
９が積層され、配線形状にパターニングされている。コ
ンタクト用半導体層８および金属配線層の９積層がドレ
イン配線ＤＬの機能を果たす。金属配線層９を覆うよう
にゲート絶縁膜４が形成されている。薄膜トランジスタ
においては、図１（Ｃ）に示す動作半導体層５のような
動作半導体層がコンタクト用半導体層８の下に配置され
る。チャネルを構成する動作半導体層の上に、エッチン
グストッパとなる絶縁層が配置され、その上の金属配線
層９及びコンタクト用半導体層８が除去されている。従
って、動作半導体層はゲート絶縁膜４を介してその上に
形成されるゲート電極と対向する。
ジスタを用いた場合の配線の交差部の構成を示す。透明
絶縁基板１の上にコンタクト用半導体層８、金属配線層
９が積層され、配線形状にパターニングされている。コ
ンタクト用半導体層８および金属配線層の９積層がドレ
イン配線ＤＬの機能を果たす。金属配線層９を覆うよう
にゲート絶縁膜４が形成されている。薄膜トランジスタ
においては、図１（Ｃ）に示す動作半導体層５のような
動作半導体層がコンタクト用半導体層８の下に配置され
る。チャネルを構成する動作半導体層の上に、エッチン
グストッパとなる絶縁層が配置され、その上の金属配線
層９及びコンタクト用半導体層８が除去されている。従
って、動作半導体層はゲート絶縁膜４を介してその上に
形成されるゲート電極と対向する。
【００２５】交差部においては、ゲート絶縁膜４の上に
高不純物濃度の半導体層２および金属電極層３が形成さ
れ、併せてゲート配線ＧＬを構成する。ゲート配線ＧＬ
は、絶縁保護膜１３で覆われる。
高不純物濃度の半導体層２および金属電極層３が形成さ
れ、併せてゲート配線ＧＬを構成する。ゲート配線ＧＬ
は、絶縁保護膜１３で覆われる。
【００２６】図１（Ｃ）の場合と同様、ゲート配線ＧＬ
の半導体層２は、本来不要の構成要素である。しかしな
がら、金属配線層３、９の下に半導体層２、８を配置す
ることにより、金属配線層３、９に断線等の欠損が生じ
た場合、その欠損を半導体層２、８を利用して修復する
ことが可能となる。以下、図１（Ｃ）に示すボトムゲー
ト型薄膜トランジスタを用いる場合を例に取って説明す
る。
の半導体層２は、本来不要の構成要素である。しかしな
がら、金属配線層３、９の下に半導体層２、８を配置す
ることにより、金属配線層３、９に断線等の欠損が生じ
た場合、その欠損を半導体層２、８を利用して修復する
ことが可能となる。以下、図１（Ｃ）に示すボトムゲー
ト型薄膜トランジスタを用いる場合を例に取って説明す
る。
【００２７】図２（Ａ）〜（Ｆ）は、薄膜トランジスタ
マトリクス及びこの薄膜トランジスタマトリクスを用い
た液晶表示パネルの製造工程を説明するための断面図で
ある。
マトリクス及びこの薄膜トランジスタマトリクスを用い
た液晶表示パネルの製造工程を説明するための断面図で
ある。
【００２８】図２（Ａ）に示すように、ガラス基板で形
成された透明絶縁基板１の表面上に、ｎ型不純物を多量
に添加したｎ+ 型シリコン層２を、たとえば厚さ約５０
ｎｍ、プラズマＣＶＤで形成する。シリコン層は、アモ
ルファスでも多結晶でも良い。以下、アモルファスシリ
コン層を用いる場合を例にとって説明する。
成された透明絶縁基板１の表面上に、ｎ型不純物を多量
に添加したｎ+ 型シリコン層２を、たとえば厚さ約５０
ｎｍ、プラズマＣＶＤで形成する。シリコン層は、アモ
ルファスでも多結晶でも良い。以下、アモルファスシリ
コン層を用いる場合を例にとって説明する。
【００２９】なお、多結晶シリコン層を用いる場合は、
先ずアモルファスシリコン層を作成した後、レーザアニ
ールを行い、非晶質シリコン層を多結晶シリコン層に変
換すれば良い。
先ずアモルファスシリコン層を作成した後、レーザアニ
ールを行い、非晶質シリコン層を多結晶シリコン層に変
換すれば良い。
【００３０】シリコン層２は、その上に金属層を選択的
に成長させるための層であり、この機能を果たせば厚さ
は任意でよい。シリコン層２の表面上に、例えば厚さ約
１５０ｎｍのＣｒ層で形成されたゲート金属層３をスパ
ッタリングで堆積する。ゲート金属層としては、Ｃｒの
他、Ｗ、Ｔｉ、Ｍｏ、Ｔａまたはこれらの合金を用いる
ことができる。
に成長させるための層であり、この機能を果たせば厚さ
は任意でよい。シリコン層２の表面上に、例えば厚さ約
１５０ｎｍのＣｒ層で形成されたゲート金属層３をスパ
ッタリングで堆積する。ゲート金属層としては、Ｃｒの
他、Ｗ、Ｔｉ、Ｍｏ、Ｔａまたはこれらの合金を用いる
ことができる。
【００３１】なお、半導体層２とゲート金属層（金属配
線層）３は、同一製造装置内で連続的に作成することは
難しく、別の製造装置を用い、中間に洗浄工程を挿入す
る。
線層）３は、同一製造装置内で連続的に作成することは
難しく、別の製造装置を用い、中間に洗浄工程を挿入す
る。
【００３２】ゲート金属層３の上に、ホトレジスト層を
塗布し、露光、現像することによりレジストパターンＰ
Ｒ１を作成する。レジストパターンＰＲ１は、ゲート電
極、ゲート配線、および蓄積容量配線を含む形状に作成
される。レジストパターンＰＲ１をマスクとしてゲート
金属層３および半導体層２をエッチングする。エッチン
グの結果、パターニングされた半導体層２ａ、ゲート金
属層３ａが残る。エッチング後、レジストパターンＰＲ
１は除去する。レジストパターン除去後、パターニング
した配線層の表面を洗浄する。
塗布し、露光、現像することによりレジストパターンＰ
Ｒ１を作成する。レジストパターンＰＲ１は、ゲート電
極、ゲート配線、および蓄積容量配線を含む形状に作成
される。レジストパターンＰＲ１をマスクとしてゲート
金属層３および半導体層２をエッチングする。エッチン
グの結果、パターニングされた半導体層２ａ、ゲート金
属層３ａが残る。エッチング後、レジストパターンＰＲ
１は除去する。レジストパターン除去後、パターニング
した配線層の表面を洗浄する。
【００３３】図２（Ｂ）に示すように、パターニングし
たゲート金属層３ａ、半導体層２ａを覆って、例えば厚
さ約４００ｎｍのＳｉＮ層で形成されたゲート絶縁膜
４、厚さ約１５ｎｍのアモルファスシリコン（ａ−Ｓ
ｉ）層で形成された動作半導体層５、厚さ約１２０ｎｍ
のＳｉＮ層で形成されたチャネル保護膜６をそれぞれプ
ラズマ化学気相体積（Ｐ−ＣＶＤ）で成膜する。
たゲート金属層３ａ、半導体層２ａを覆って、例えば厚
さ約４００ｎｍのＳｉＮ層で形成されたゲート絶縁膜
４、厚さ約１５ｎｍのアモルファスシリコン（ａ−Ｓ
ｉ）層で形成された動作半導体層５、厚さ約１２０ｎｍ
のＳｉＮ層で形成されたチャネル保護膜６をそれぞれプ
ラズマ化学気相体積（Ｐ−ＣＶＤ）で成膜する。
【００３４】チャネル保護膜６の上に、レジスト層を塗
布し、露光、現像することによりレジストパターンＰＲ
２を作成する。レジストパターンＰＲ２は、薄膜トラン
ジスタＴＦＴのチャネルを構成する領域上に形成され
る。レジストパターンＰＲ２をマスクとし、チャネル保
護膜６をドライエッチングでエッチングする。
布し、露光、現像することによりレジストパターンＰＲ
２を作成する。レジストパターンＰＲ２は、薄膜トラン
ジスタＴＦＴのチャネルを構成する領域上に形成され
る。レジストパターンＰＲ２をマスクとし、チャネル保
護膜６をドライエッチングでエッチングする。
【００３５】このドライエッチングは、例えばＯ2 ガス
（流量１７０〜２３０ｓｃｃｍ、例えば２００ｓｃｃ
ｍ）、ＳＦ6 ガス（流量１７５〜２２５ｓｃｃｍ、例え
ば２００ｓｃｃｍ）を流し、エッチング装置内圧力を約
８Ｐａとし、６００Ｗの高周波電力を供給し、ドライエ
ッチングを行う。このドライエッチングにより、チャネ
ル領域上にのみチャネル保護膜６ａ（図２（Ｃ）に図
示）が残る。ドライエッチング後、レジストパターンＰ
Ｒ２を除去し、表面を洗浄する。
（流量１７０〜２３０ｓｃｃｍ、例えば２００ｓｃｃ
ｍ）、ＳＦ6 ガス（流量１７５〜２２５ｓｃｃｍ、例え
ば２００ｓｃｃｍ）を流し、エッチング装置内圧力を約
８Ｐａとし、６００Ｗの高周波電力を供給し、ドライエ
ッチングを行う。このドライエッチングにより、チャネ
ル領域上にのみチャネル保護膜６ａ（図２（Ｃ）に図
示）が残る。ドライエッチング後、レジストパターンＰ
Ｒ２を除去し、表面を洗浄する。
【００３６】図２（Ｃ）に示すように、パターニングし
たチャネル保護膜６ａおよび動作半導体層５の表面上
に、厚さ約３０ｎｍのｎ+ 型ａ−Ｓｉ層で形成されたコ
ンタクト用半導体層８をＰ−ＣＶＤで成膜し、表面を洗
浄した後、コンタクト用半導体層５の表面上に例えば厚
さ１５０ｎｍの単層金属層で形成されたソース／ドレイ
ン金属層９をスパッタリング（ＰＶＤ）で成膜する。な
お、ソース／ドレイン金属層としては、Ｗ、Ｃｒ、Ｔ
ａ、Ｍｏ、Ｔｉ等を用いることができる。
たチャネル保護膜６ａおよび動作半導体層５の表面上
に、厚さ約３０ｎｍのｎ+ 型ａ−Ｓｉ層で形成されたコ
ンタクト用半導体層８をＰ−ＣＶＤで成膜し、表面を洗
浄した後、コンタクト用半導体層５の表面上に例えば厚
さ１５０ｎｍの単層金属層で形成されたソース／ドレイ
ン金属層９をスパッタリング（ＰＶＤ）で成膜する。な
お、ソース／ドレイン金属層としては、Ｗ、Ｃｒ、Ｔ
ａ、Ｍｏ、Ｔｉ等を用いることができる。
【００３７】また、単層金属層に代え、例えば厚さ２０
ｎｍのＴｉ層、素の上に厚さ約５０ｎｍのＡｌ層、厚さ
約８０ｎｍのＴｉ層の積層であるＴｉ／Ａｌ／Ｔｉ積層
をスパッタリングで成膜したもよい。積層でソース／ド
レイン金属層を形成する場合、電気的導電率の高いＡｌ
層を主配線層として用いることが好ましい。Ａｌ層の下
のＴｉ層は、半導体層とのコンタクト特性を改善するも
のであり、Ａｌ層の上のＴｉ層は、透明電極であるイン
ジウム−錫酸化物（ＩＴＯ）層とのコンタクト特性を改
善するものである。
ｎｍのＴｉ層、素の上に厚さ約５０ｎｍのＡｌ層、厚さ
約８０ｎｍのＴｉ層の積層であるＴｉ／Ａｌ／Ｔｉ積層
をスパッタリングで成膜したもよい。積層でソース／ド
レイン金属層を形成する場合、電気的導電率の高いＡｌ
層を主配線層として用いることが好ましい。Ａｌ層の下
のＴｉ層は、半導体層とのコンタクト特性を改善するも
のであり、Ａｌ層の上のＴｉ層は、透明電極であるイン
ジウム−錫酸化物（ＩＴＯ）層とのコンタクト特性を改
善するものである。
【００３８】ソース／ドレイン金属層９の上に、ホトレ
ジスト層を塗布し、露光、現像することによりレジスト
パターンＰＲ３を形成する。レジストパターンＰＲ３
は、薄膜トランジスタのソース／ドレイン電極領域、ド
レイン配線の形状にパターニングされる。レジストパタ
ーンＰＲ３をマスクとし、ソース／ドレイン金属層９、
コンタクト用半導体層８、動作半導体層５を連続的にド
ライエッチングする。チャネル領域の上では、チャネル
保護膜６ａがエッチングストッパとして機能し、その下
に動作半導体層５が残る。エッチング後、レジストパタ
ーンＰＲ３を除去し、表面を洗浄する。
ジスト層を塗布し、露光、現像することによりレジスト
パターンＰＲ３を形成する。レジストパターンＰＲ３
は、薄膜トランジスタのソース／ドレイン電極領域、ド
レイン配線の形状にパターニングされる。レジストパタ
ーンＰＲ３をマスクとし、ソース／ドレイン金属層９、
コンタクト用半導体層８、動作半導体層５を連続的にド
ライエッチングする。チャネル領域の上では、チャネル
保護膜６ａがエッチングストッパとして機能し、その下
に動作半導体層５が残る。エッチング後、レジストパタ
ーンＰＲ３を除去し、表面を洗浄する。
【００３９】図２（Ｄ）は、上述の工程で作成された薄
膜トランジスタの断面構成を示す。透明絶縁基板上にゲ
ート電極Ｇが形成され、ゲート絶縁膜４を介してパター
ニングされた動作半導体層５ａが形成されている。動作
半導体層５ａの中間部上には、チャネル保護膜６ａが配
置され、チャネル保護膜６ａの両側およびチャネル保護
膜６ａの端部の上に、コンタクト用半導体層８ａ、ソー
ス金属層９ａ、ドレイン金属層９ｂがパターニングされ
ている。
膜トランジスタの断面構成を示す。透明絶縁基板上にゲ
ート電極Ｇが形成され、ゲート絶縁膜４を介してパター
ニングされた動作半導体層５ａが形成されている。動作
半導体層５ａの中間部上には、チャネル保護膜６ａが配
置され、チャネル保護膜６ａの両側およびチャネル保護
膜６ａの端部の上に、コンタクト用半導体層８ａ、ソー
ス金属層９ａ、ドレイン金属層９ｂがパターニングされ
ている。
【００４０】図３は、図２（Ｄ）の段階の薄膜トランジ
スタマトリクスの平面構成を概略的に示す。図中横方向
にゲート配線ＧＬおよび蓄積容量配線ＣＢが形成され、
ゲート絶縁膜を介してその上に図中縦方向に延在するド
レイン配線ＤＬが形成されている。ドレイン配線ＤＬか
らは、薄膜トランジスタＴＦＴが分岐して形成されてい
る。薄膜トランジスタＴＦＴにおいては、中央部でチャ
ネル保護膜６ａが露出し、その両側にソース金属層９ａ
およびドレイン金属層９ｂが残されている。なお、図２
に示す工程は、Ｘ−Ｘ線に沿う断面図である。
スタマトリクスの平面構成を概略的に示す。図中横方向
にゲート配線ＧＬおよび蓄積容量配線ＣＢが形成され、
ゲート絶縁膜を介してその上に図中縦方向に延在するド
レイン配線ＤＬが形成されている。ドレイン配線ＤＬか
らは、薄膜トランジスタＴＦＴが分岐して形成されてい
る。薄膜トランジスタＴＦＴにおいては、中央部でチャ
ネル保護膜６ａが露出し、その両側にソース金属層９ａ
およびドレイン金属層９ｂが残されている。なお、図２
に示す工程は、Ｘ−Ｘ線に沿う断面図である。
【００４１】図２（Ｅ）に示すように、薄膜トランジス
タ、ゲート配線ＧＬ、ドレイン配線ＤＬおよび蓄積容量
配線ＣＢを作成した表面上に、例えば厚さ約３００ｎｍ
のＳｉＮ層で形成された絶縁保護膜１３をＰ−ＣＶＤで
成膜する。ソース金属層９ａのコンタクト領域を露出す
る開口を絶縁保護膜１３を貫通して形成し、絶縁保護膜
１３上に例えば厚さ約７０ｎｍのＩＴＯ層で形成された
画素電極層を成膜し、ホトリソグラフィおよびエッチン
グにより画素電極１４をパターニングする。
タ、ゲート配線ＧＬ、ドレイン配線ＤＬおよび蓄積容量
配線ＣＢを作成した表面上に、例えば厚さ約３００ｎｍ
のＳｉＮ層で形成された絶縁保護膜１３をＰ−ＣＶＤで
成膜する。ソース金属層９ａのコンタクト領域を露出す
る開口を絶縁保護膜１３を貫通して形成し、絶縁保護膜
１３上に例えば厚さ約７０ｎｍのＩＴＯ層で形成された
画素電極層を成膜し、ホトリソグラフィおよびエッチン
グにより画素電極１４をパターニングする。
【００４２】図２（Ｆ）に示すように、画素電極１４お
よび絶縁保護膜１３を覆って配向膜１５を成膜し、ラビ
ング等の配向処理を行う。このようにして、薄膜トラン
ジスタマトリクスが作成される。
よび絶縁保護膜１３を覆って配向膜１５を成膜し、ラビ
ング等の配向処理を行う。このようにして、薄膜トラン
ジスタマトリクスが作成される。
【００４３】なお、対向基板は、ガラス基板等の透明絶
縁基板５１の表面上に、Ｃｒ層等でブラックマトリクス
５３を成膜し、パターニングする。ブラックマトリクス
５３は、遮光膜として機能し、表示領域以外を覆う。カ
ラーフィルタ５５を形成した後、全面にＩＴＯ層からな
るコモン電極５２を形成する。コモン電極５２を覆っ
て、配向膜５４が成膜され、その表面がラビング等によ
り配向処理される。カラーフィルタは、薄膜トランジス
タマトリクスの基板側に形成してもよい。
縁基板５１の表面上に、Ｃｒ層等でブラックマトリクス
５３を成膜し、パターニングする。ブラックマトリクス
５３は、遮光膜として機能し、表示領域以外を覆う。カ
ラーフィルタ５５を形成した後、全面にＩＴＯ層からな
るコモン電極５２を形成する。コモン電極５２を覆っ
て、配向膜５４が成膜され、その表面がラビング等によ
り配向処理される。カラーフィルタは、薄膜トランジス
タマトリクスの基板側に形成してもよい。
【００４４】ＴＦＴ基板と対向基板を図示のように対向
させ、周辺をシール剤で接着し、その間に液晶を収容す
る空洞を形成する。シール剤の一部に形成した注入口か
ら液晶を注入することにより、液層層６０が形成され、
液晶表示パネルが作成される。
させ、周辺をシール剤で接着し、その間に液晶を収容す
る空洞を形成する。シール剤の一部に形成した注入口か
ら液晶を注入することにより、液層層６０が形成され、
液晶表示パネルが作成される。
【００４５】金属層成膜前に、下地表面上に異物が混入
すると、金属層は異物の上に堆積される。成膜、パター
ニング後基板を洗浄すると、異物が取り除かれ、金属層
にピンホールが発生する。ピンホールが配線を横断する
と、配線は切断されてしまう。薄膜トランジスタマトリ
クスを作成した後、ＴＦＴ試験機で特性のチェック、抵
抗値のチェック（断線用）、短絡のチェックを行なう。
たとえば、各配線の抵抗値の測定において、金属層がな
い部分があれば抵抗値異常が判定され、断線が生じてい
るかいないかを検出することができる。
すると、金属層は異物の上に堆積される。成膜、パター
ニング後基板を洗浄すると、異物が取り除かれ、金属層
にピンホールが発生する。ピンホールが配線を横断する
と、配線は切断されてしまう。薄膜トランジスタマトリ
クスを作成した後、ＴＦＴ試験機で特性のチェック、抵
抗値のチェック（断線用）、短絡のチェックを行なう。
たとえば、各配線の抵抗値の測定において、金属層がな
い部分があれば抵抗値異常が判定され、断線が生じてい
るかいないかを検出することができる。
【００４６】図３を参照して、ゲート配線ＧＬ上に異物
が混入し、ゲート配線が切断されている場合およびドレ
イン配線ＤＬに切断が生じている場合を以下に説明す
る。図３のＹ−Ｙ線に沿う断面図、およびＺ−Ｚ線に沿
う断面図を例にとって説明する。
が混入し、ゲート配線が切断されている場合およびドレ
イン配線ＤＬに切断が生じている場合を以下に説明す
る。図３のＹ−Ｙ線に沿う断面図、およびＺ−Ｚ線に沿
う断面図を例にとって説明する。
【００４７】図４は、Ｙ−Ｙ線に沿うゲート配線および
Ｚ−Ｚ線に沿うドレイン配線の断面図を示す。
Ｚ−Ｚ線に沿うドレイン配線の断面図を示す。
【００４８】図４（Ａ）は、異物の混入により、ゲート
配線の金属層３ａおよびドレイン配線の金属層９ｂに断
線が生じている状態を示す。金属層３ａは、ゲート絶縁
膜および絶縁保護膜１３によって覆われている。ドレイ
ン配線の金属層９ｂは、絶縁保護膜１３によって覆われ
ている。
配線の金属層３ａおよびドレイン配線の金属層９ｂに断
線が生じている状態を示す。金属層３ａは、ゲート絶縁
膜および絶縁保護膜１３によって覆われている。ドレイ
ン配線の金属層９ｂは、絶縁保護膜１３によって覆われ
ている。
【００４９】これらの配線において、金属層３ａ、９ｂ
の下には高不純物濃度の半導体層２ａ、８ａが存在する
が、金属層が切断されると、配線の電気抵抗は大幅に増
大する。従って、電気的に配線の切断を検出することは
容易である。ＴＦＴ試験機は配線のアドレスを確定でき
る。また、取り付けてある光学カメラで基板表面から光
学的に観察することにより、切断等の欠損の生じている
個所を確定することができる。欠損を検出した後、欠損
の修復を行う。
の下には高不純物濃度の半導体層２ａ、８ａが存在する
が、金属層が切断されると、配線の電気抵抗は大幅に増
大する。従って、電気的に配線の切断を検出することは
容易である。ＴＦＴ試験機は配線のアドレスを確定でき
る。また、取り付けてある光学カメラで基板表面から光
学的に観察することにより、切断等の欠損の生じている
個所を確定することができる。欠損を検出した後、欠損
の修復を行う。
【００５０】図４（Ｂ）に示すように、基板表面上にレ
ジスト層を塗布し、露光、現像して欠損個所に開口を有
するレジストパターンＰＲ４を作成する。レジストパタ
ーンＰＲ４をマスクとし、開口内に露出している絶縁保
護膜１３、ゲート絶縁膜４のエッチングを行う。
ジスト層を塗布し、露光、現像して欠損個所に開口を有
するレジストパターンＰＲ４を作成する。レジストパタ
ーンＰＲ４をマスクとし、開口内に露出している絶縁保
護膜１３、ゲート絶縁膜４のエッチングを行う。
【００５１】このエッチングは、例えばドライエッチン
グ装置内において、流量２００ｓｃｃｍのＯ2 ガスと、
流量約２００ｓｃｃｍのＳＦ6 ガスを混合して流し、反
応室内圧力を約８Ｐａに保ち、高周波電力を約６００Ｗ
供給し、例えば約２分間程度のドライエッチングを行
う。
グ装置内において、流量２００ｓｃｃｍのＯ2 ガスと、
流量約２００ｓｃｃｍのＳＦ6 ガスを混合して流し、反
応室内圧力を約８Ｐａに保ち、高周波電力を約６００Ｗ
供給し、例えば約２分間程度のドライエッチングを行
う。
【００５２】図４（Ｃ）は、ドライエッチング終了後、
レジストパターンＰＲ４を除去し、洗浄した状態を示
す。欠損領域においては、ゲート絶縁膜４およびその上
の絶縁保護膜１３が除去され、欠損を有する金属層３
ａ、９ｂが露出している。
レジストパターンＰＲ４を除去し、洗浄した状態を示
す。欠損領域においては、ゲート絶縁膜４およびその上
の絶縁保護膜１３が除去され、欠損を有する金属層３
ａ、９ｂが露出している。
【００５３】欠損を露出したＴＦＴ基板を、タングステ
ンの選択ＣＶＤ装置内に搬入する。図４（Ｄ）に示すよ
うに、欠損部で露出しているシリコン層表面上に、Ｗを
選択的に成長させる。この成長条件は、例えば基板温度
を２００℃とし、ＷＦ6 ガスを流量５ｓｃｃｍ、ＳｉＨ
4 ガスを流量２ｓｃｃｍ、Ｈ2 ガスを流量８０ｓｃｃｍ
流し、ＣＶＤ装置内を圧力０．０２Ｔｏｒｒに保ち、Ｗ
のＣＶＤを行う。
ンの選択ＣＶＤ装置内に搬入する。図４（Ｄ）に示すよ
うに、欠損部で露出しているシリコン層表面上に、Ｗを
選択的に成長させる。この成長条件は、例えば基板温度
を２００℃とし、ＷＦ6 ガスを流量５ｓｃｃｍ、ＳｉＨ
4 ガスを流量２ｓｃｃｍ、Ｈ2 ガスを流量８０ｓｃｃｍ
流し、ＣＶＤ装置内を圧力０．０２Ｔｏｒｒに保ち、Ｗ
のＣＶＤを行う。
【００５４】このような条件によれば、成長するＷはシ
リコン層表面にのみ選択的に生じ、絶縁層や金属層の表
面には生じ難い。このようにして、ゲート配線の欠損を
Ｗ層１８ａで埋め戻し、ドレイン配線の欠損部をＷ層１
８ｂで埋め戻す。このようにして、断線が生じていたゲ
ート配線、ドレイン配線が修復される。
リコン層表面にのみ選択的に生じ、絶縁層や金属層の表
面には生じ難い。このようにして、ゲート配線の欠損を
Ｗ層１８ａで埋め戻し、ドレイン配線の欠損部をＷ層１
８ｂで埋め戻す。このようにして、断線が生じていたゲ
ート配線、ドレイン配線が修復される。
【００５５】なお、ＴＦＴ基板の構成がほぼ完成した
後、ドレイン配線、ゲート配線の欠損を検出し、同時に
修復する場合を説明したが、製造プロセスの途中で欠損
を修復することもできる。
後、ドレイン配線、ゲート配線の欠損を検出し、同時に
修復する場合を説明したが、製造プロセスの途中で欠損
を修復することもできる。
【００５６】図５は、ゲート配線（ゲート電極、蓄積容
量電極を含む）を作成した後、欠損を検出し、修復を行
う場合を示す。図３のＹ−Ｙに沿う断面で説明する。
量電極を含む）を作成した後、欠損を検出し、修復を行
う場合を示す。図３のＹ−Ｙに沿う断面で説明する。
【００５７】図５（Ａ）に示すように、ガラス基板１上
にｎ+ 型ａ−Ｓｉ層２を成膜する。成膜後、基板表面を
洗浄する。洗浄工程を経、スパッタリング装置に搬入す
る工程において、基板表面上に異物が混入することがあ
る。
にｎ+ 型ａ−Ｓｉ層２を成膜する。成膜後、基板表面を
洗浄する。洗浄工程を経、スパッタリング装置に搬入す
る工程において、基板表面上に異物が混入することがあ
る。
【００５８】図５（Ｂ）は、ｎ+ 型ａ−Ｓｉ層２の表面
上に、異物２０が混入された状態でゲート金属層３を成
膜した状態を示す。異物２０の存在する領域において
は、ゲート金属層３が異物２０上に堆積し、ｎ+ 型ａ−
Ｓｉ層２表面にはゲート金属層３が堆積しない。従っ
て、ゲート金属層３にはピンホールが生じている。
上に、異物２０が混入された状態でゲート金属層３を成
膜した状態を示す。異物２０の存在する領域において
は、ゲート金属層３が異物２０上に堆積し、ｎ+ 型ａ−
Ｓｉ層２表面にはゲート金属層３が堆積しない。従っ
て、ゲート金属層３にはピンホールが生じている。
【００５９】図５（Ｃ）に示すように、ゲート金属層３
を成膜した後、洗浄を行うと、異物２０が除去され、ゲ
ート金属層３のピンホール２１が現れる。この段階で、
ゲート金属層のパターニングを行う。ピンホール２１が
ゲート配線３ａを横断すると、作成されたゲート配線３
ａが断線することになる。ゲート配線の断線を検出した
時は、ＴＦＴ基板をＷの選択ＣＶＤ装置内に搬入し、Ｗ
の選択成長を行う。Ｗの選択成長は、上述のような条件
で行えば良い。
を成膜した後、洗浄を行うと、異物２０が除去され、ゲ
ート金属層３のピンホール２１が現れる。この段階で、
ゲート金属層のパターニングを行う。ピンホール２１が
ゲート配線３ａを横断すると、作成されたゲート配線３
ａが断線することになる。ゲート配線の断線を検出した
時は、ＴＦＴ基板をＷの選択ＣＶＤ装置内に搬入し、Ｗ
の選択成長を行う。Ｗの選択成長は、上述のような条件
で行えば良い。
【００６０】ピンホール２１においては、下地の半導体
層２ａが露出しているため、ピンホール２１において選
択的にＷの選択成長が生じ、Ｗ層１８ｃでピンホール２
１を埋め戻すことができる。
層２ａが露出しているため、ピンホール２１において選
択的にＷの選択成長が生じ、Ｗ層１８ｃでピンホール２
１を埋め戻すことができる。
【００６１】なお、Ｗの選択成長において、パターニン
グされた半導体層２ａの側面にもＷが成長するが、Ｗを
成長する厚さは半導体層の上の金属層の厚さ（たとえば
約１５０ｎｍ）程度で良く、例えば幅数μｍの配線層の
寸法精度に与える影響は無視できる程度である。
グされた半導体層２ａの側面にもＷが成長するが、Ｗを
成長する厚さは半導体層の上の金属層の厚さ（たとえば
約１５０ｎｍ）程度で良く、例えば幅数μｍの配線層の
寸法精度に与える影響は無視できる程度である。
【００６２】次に、ソース／ドレイン電極およびドレイ
ン配線に欠損が生じた場合の修復方法を説明する。図３
のＸ−Ｘ線およびＺ−Ｚ線に沿う断面を例示して説明す
る。
ン配線に欠損が生じた場合の修復方法を説明する。図３
のＸ−Ｘ線およびＺ−Ｚ線に沿う断面を例示して説明す
る。
【００６３】図６（Ａ）は、図２（Ｂ）に示すように、
動作半導体層５の上にチャネル保護膜６ａを形成した
後、コンタクト用半導体層８を成膜した状態を示す。
動作半導体層５の上にチャネル保護膜６ａを形成した
後、コンタクト用半導体層８を成膜した状態を示す。
【００６４】図６（Ｂ）に示すように、コンタクト用半
導体層８を成膜した後、基板表面を洗浄し、スパッタリ
ング装置に導入してソース／ドレイン金属層９を成膜す
る。洗浄、スパッタリング装置への導入工程において、
コンタクト用半導体層８表面に異物２２、２５が混入し
たものとする。
導体層８を成膜した後、基板表面を洗浄し、スパッタリ
ング装置に導入してソース／ドレイン金属層９を成膜す
る。洗浄、スパッタリング装置への導入工程において、
コンタクト用半導体層８表面に異物２２、２５が混入し
たものとする。
【００６５】ソース／ドレイン金属層９を成膜すると、
異物２２、２５が存在する領域では、ソース／ドレイン
金属層９が異物２２、２５上に堆積し、コンタクト用半
導体層８表面には堆積しない。従って、ソース／ドレイ
ン金属層９にはピンホール２３、２６が生じる。ソース
／ドレイン金属層９を成膜した後、基板表面を洗浄する
と、異物２２、２５が除去され、ピンホールが露出す
る。
異物２２、２５が存在する領域では、ソース／ドレイン
金属層９が異物２２、２５上に堆積し、コンタクト用半
導体層８表面には堆積しない。従って、ソース／ドレイ
ン金属層９にはピンホール２３、２６が生じる。ソース
／ドレイン金属層９を成膜した後、基板表面を洗浄する
と、異物２２、２５が除去され、ピンホールが露出す
る。
【００６６】図６（Ｃ）は、基板表面を洗浄し、ピンホ
ール２３、２６が露出した状態を示す。その後、表面に
ホトレジスト層を塗布し、露光、現像することによりホ
トレジストパターンを作成する。このホトレジストパタ
ーンをマスクとし、ソース／ドレイン金属層９、コンタ
クト用半導体層８、動作半導体層５のエッチングを行
う。
ール２３、２６が露出した状態を示す。その後、表面に
ホトレジスト層を塗布し、露光、現像することによりホ
トレジストパターンを作成する。このホトレジストパタ
ーンをマスクとし、ソース／ドレイン金属層９、コンタ
クト用半導体層８、動作半導体層５のエッチングを行
う。
【００６７】図６（Ｄ）は、エッチングを終了し、レジ
ストパターンを除去し、表面を洗浄した状態を示す。Ｔ
ＦＴ領域においては、ソース金属層９ａにピンホール２
３が形成され、ドレイン配線にはピンホール２６が形成
されている。この状態で配線層の検査を行い、ドレイン
配線の切断を検出したとする。
ストパターンを除去し、表面を洗浄した状態を示す。Ｔ
ＦＴ領域においては、ソース金属層９ａにピンホール２
３が形成され、ドレイン配線にはピンホール２６が形成
されている。この状態で配線層の検査を行い、ドレイン
配線の切断を検出したとする。
【００６８】ＴＦＴ基板をＷ選択ＣＶＤ装置に搬入し、
上述のＷの選択成長を行う。Ｗは、半導体層が露出して
いる表面に選択的に成長するため、ピンホール２３、２
６がＷ層２７、２８で埋め戻される。
上述のＷの選択成長を行う。Ｗは、半導体層が露出して
いる表面に選択的に成長するため、ピンホール２３、２
６がＷ層２７、２８で埋め戻される。
【００６９】図６（Ｅ）に示すように、欠損を修復した
後、ＴＦＴ基板表面を絶縁保護層１３で覆い、画素電極
用接続孔を形成し、ＩＴＯ膜を成膜し、ホトリソグラフ
ィとエッチングによりパターニングしてＩＴＯ電極１４
を作成する。その後、表面に配向膜を成膜し、配向処理
を行ってＴＦＴ基板を完成させる。
後、ＴＦＴ基板表面を絶縁保護層１３で覆い、画素電極
用接続孔を形成し、ＩＴＯ膜を成膜し、ホトリソグラフ
ィとエッチングによりパターニングしてＩＴＯ電極１４
を作成する。その後、表面に配向膜を成膜し、配向処理
を行ってＴＦＴ基板を完成させる。
【００７０】なお、ボトムゲート型ＴＦＴ基板を例にと
って説明したが、トップゲート型ＴＦＴ基板でも同様の
修復が行えることは当業者に自明であろう。
って説明したが、トップゲート型ＴＦＴ基板でも同様の
修復が行えることは当業者に自明であろう。
【００７１】Ｗの選択成長により、金属層の欠損を修復
する場合を説明したが、選択成長の可能な金属として、
Ｗの他Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ａｌが知
られている。Ｗ以外のこれら金属を用いて、金属層の欠
損を修復することも可能であろう。
する場合を説明したが、選択成長の可能な金属として、
Ｗの他Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ、Ｎｉ、Ｃｕ、Ａｌが知
られている。Ｗ以外のこれら金属を用いて、金属層の欠
損を修復することも可能であろう。
【００７２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
本発明はこれらに制限されるものではない。例えば種々
の変更、改良、組み合わせが可能なことは当業者に自明
であろう。
【００７３】
【発明の効果】以上説明したように、本発明によれば、
パターニングした金属層に欠損があり、切断が生じてい
る場合、その欠損を修復することができる。
パターニングした金属層に欠損があり、切断が生じてい
る場合、その欠損を修復することができる。
【００７４】配線の欠損を修復することにより、薄膜ト
ランジスタマトリクスの製造プロセスの歩留りを向上す
ることができる。特に、液晶表示装置の致命的欠陥とな
りやすい線欠陥の発生を防止することが可能となる。
ランジスタマトリクスの製造プロセスの歩留りを向上す
ることができる。特に、液晶表示装置の致命的欠陥とな
りやすい線欠陥の発生を防止することが可能となる。
【図１】本発明の実施例による薄膜トランジスタマトリ
クスの等価回路図、および配線の交差部の断面図であ
る。
クスの等価回路図、および配線の交差部の断面図であ
る。
【図２】ボトムゲート型ＴＦＴ基板を用いた液晶表示パ
ネルの製造プロセスの主要工程を示す断面図である。
ネルの製造プロセスの主要工程を示す断面図である。
【図３】図２（Ｄ）の工程を終了したＴＦＴ基板の概略
平面図である。
平面図である。
【図４】金属層の欠損を修復する工程を示す概略断面図
である。
である。
【図５】金属層の欠損を修復する工程を示す概略断面図
である。
である。
【図６】金属層の欠損を修復する工程を示す概略断面図
である。
である。
１ 透明絶縁基板 ２ 半導体層 ３ 金属層 ４ ゲート絶縁膜 ５ 動作半導体層 ６ チャネル保護膜 ８ コンタクト用半導体層 ９ 金属層 １３ 絶縁保護膜 １４ 画素電極 １５ 配向膜 １８、２７、２８ Ｗ層 ５１ ガラス基板 ５２ コモン電極 ５３ ブラックマトリクス ５４ 配向膜 ６０ 液晶層 ＰＲ ホトレジストパターン
フロントページの続き Ｆターム(参考） 2H092 JA25 JA26 JA33 JA35 JA39 JA43 JA44 JB52 JB57 JB69 KA04 KA05 KA12 KA18 KB24 MA05 MA07 MA08 MA15 MA19 MA30 MA37 MA52 NA13 NA15 NA29 PA08 PA09 5F110 AA27 BB01 CC01 CC07 DD02 EE04 EE06 EE09 EE14 EE44 EE45 GG02 GG13 GG15 HK03 HK04 HK09 HK16 HK21 HK33 HK35 HM18 NN03 NN04 NN12 NN24 NN35 NN46 NN72 PP03 QQ01 QQ04 QQ30 5G435 AA17 CC09 EE33 EE41 HH12 KK05
Claims (11)
- 【請求項１】 透明絶縁基板と、 前記透明絶縁基板上に行列状に配置され、各々がゲート
電極、ソース電極、ドレイン電極を有する、複数個の薄
膜トランジスタと、 前記複数個の薄膜トランジスタの各々のソース電極に接
続されて前記透明絶縁基板上に配置された画素電極と、 前記透明絶縁基板上で全体として行方向に沿って配置さ
れ、第１金属層とその下の第１半導体層の第１積層を含
み、前記ゲート電極に接続された複数本のゲート配線
と、 前記透明絶縁基板上で全体として列方向に沿って配置さ
れ、第２金属層とその下の第２半導体層の第２積層を含
み、前記ドレイン電極に接続された複数本のドレイン配
線とを有する薄膜トランジスタマトリクス。 - 【請求項２】 前記ゲート電極が前記ゲート配線と同一
の第１積層を含み、前記ソース電極、前記ドレイン電極
が前記ドレイン配線と同一の第２積層を含む請求項１記
載の薄膜トランジスタマトリクス。 - 【請求項３】 前記第１金属層が局所的な第１欠損を有
し、 さらに、前記第１欠損を埋め戻す第３金属層を有する請
求項２記載の薄膜トランジスタマトリクス。 - 【請求項４】 前記第２金属層が局所的な第２欠損を有
し、 さらに、前記第２欠損を埋め戻す第４金属層を有する請
求項２記載の薄膜トランジスタマトリクス。 - 【請求項５】 さらに、前記画素電極より下方で前記ゲ
ート配線と平行に、前記透明絶縁基板上に配置され、前
記第１積層で形成された複数本の蓄積容量配線と、 前記複数本の蓄積容量配線を覆い、前記画素電極より下
方で前記透明絶縁基板上に配置された絶縁層とを有する
請求項１〜４のいずれかに記載の薄膜トランジスタマト
リクス。 - 【請求項６】 さらに、前記画素電極より下方で前記ド
レイン配線と平行に前記透明絶縁基板上に配置され、前
記第２積層で形成された複数本の蓄積容量配線と、 前記複数本の蓄積容量配線を覆い、前記画素電極より下
方で前記透明絶縁基板上に配置された絶縁層とを有する
請求項１〜４のいずれかに記載の薄膜トランジスタマト
リクス。 - 【請求項７】 透明絶縁基板上に、行列状に配置され、
各々がゲート電極、ソース電極、ドレイン電極を有す
る、複数個のトランジスタと、前記複数個の薄膜トラン
ジスタの各々のソース電極に接続された画素電極と、全
体として前記行方向に沿って配置された複数本のゲート
配線と、全体として前記列方向に沿って配置された複数
本のドレイン配線とを有する薄膜トランジスタマトリク
スの製造方法であって、 前記透明絶縁基板の上に第１半導体層を形成する工程
と、 前記第１半導体層の上に第１金属層を形成する工程と、 前記第１金属層と前記第１半導体層の積層をパターニン
グし、前記薄膜トランジスタのゲート電極と前記ゲート
配線を形成する工程とを含む薄膜トランジスタマトリク
スの製造方法。 - 【請求項８】 さらに、前記透明絶縁基板の上に第２半
導体層を形成する工程と、 前記第１半導体層の上に第２金属層を形成する工程と、 前記第１金属層と前記第２半導体層の積層をパターニン
グし、前記薄膜トランジスタのドレイン電極と前記ドレ
イン配線を形成する工程とを含む請求項７記載の薄膜ト
ランジスタマトリクスの製造方法。 - 【請求項９】 パターニングされた前記第１金属層が第
１欠損を有し、さらにパターニングされ、前記第１欠損
で露出された前記第１半導体層上に選択的に第３金属層
を成長する工程を含む請求項７または８記載の薄膜トラ
ンジスタマトリクスの製造方法。 - 【請求項１０】 パターニングされた前記第２金属層が
第２欠損を有し、さらにパターニングされ、前記第１欠
損で露出された前記第２半導体層上に選択的に第４金属
層を成長する工程を含む請求項８記載の薄膜トランジス
タマトリクスの製造方法。 - 【請求項１１】 パターニングされた前記第１金属層お
よび前記第２金属層が欠損を有し、さらにパターニング
された前記第１金属層および前記第２金属層の上にそれ
ぞれ第１絶縁膜および第２絶縁膜を形成する工程と、 前記欠損のある場所で前記第１絶縁膜および第２絶縁膜
を除去する工程と、 前記欠損のある場所で露出された前記第１半導体層およ
び前記第２半導体層の上に選択的に第３金属層を成長す
る工程を含む請求項８記載の薄膜トランジスタマトリク
スの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37142298A JP3654490B2 (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタマトリクスとその製造方法 |
| US09/348,084 US6184947B1 (en) | 1998-12-25 | 1999-07-06 | Thin film transistor matrix with repairable bus line |
| KR1019990027186A KR100495175B1 (ko) | 1998-12-25 | 1999-07-07 | 박막 트랜지스터 매트릭스와 그 제조 방법 |
| TW88111705A TW575756B (en) | 1998-12-25 | 1999-07-09 | Thin film transistor matrix with repairable bus line and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37142298A JP3654490B2 (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタマトリクスとその製造方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18498692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37142298A Expired - Fee Related JP3654490B2 (ja) | 1998-12-25 | 1998-12-25 | 薄膜トランジスタマトリクスとその製造方法 |
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| KR100955772B1 (ko) * | 2003-06-20 | 2010-04-30 | 엘지디스플레이 주식회사 | 액정 표시 장치용 어레이 기판 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4688896A (en) * | 1985-03-04 | 1987-08-25 | General Electric Company | Information conversion device with auxiliary address lines for enhancing manufacturing yield |
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| JP2775909B2 (ja) * | 1989-10-20 | 1998-07-16 | 富士通株式会社 | 薄膜トランジスタマトリクス及びその製造方法 |
| JPH03190141A (ja) | 1989-12-12 | 1991-08-20 | Samsung Electron Devices Co Ltd | 平板ディスプレー用薄膜トランジスタ及びその製造方法 |
| US5156986A (en) | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| US5402254B1 (en) | 1990-10-17 | 1998-09-22 | Hitachi Ltd | Liquid crystal display device with tfts in which pixel electrodes are formed in the same plane as the gate electrodes with anodized oxide films before the deposition of silicon |
| US5728592A (en) | 1992-10-09 | 1998-03-17 | Fujitsu Ltd. | Method for fabricating a thin film transistor matrix device |
| JPH06250211A (ja) * | 1993-02-23 | 1994-09-09 | Hitachi Ltd | 液晶表示基板とその製造方法 |
| JP3370806B2 (ja) | 1994-11-25 | 2003-01-27 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| KR100283733B1 (ko) * | 1995-10-16 | 2001-03-02 | 마찌다 가쯔히꼬 | 액티브 매트릭스형 액정 표시 장치 및 그 단선 수정 방법 |
| JPH09113931A (ja) * | 1995-10-16 | 1997-05-02 | Sharp Corp | 液晶表示装置 |
| JP3420675B2 (ja) * | 1996-12-26 | 2003-06-30 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
| US5898573A (en) * | 1997-09-29 | 1999-04-27 | Ericsson Inc. | Microelectronic packages and packaging methods including thermally and electrically conductive pad |
| JP3235540B2 (ja) * | 1997-10-08 | 2001-12-04 | 日本電気株式会社 | 液晶表示装置用薄膜トランジスタアレイおよびその製造方法 |
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- 1999-07-09 TW TW88111705A patent/TW575756B/zh not_active IP Right Cessation
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