JP2775909B2 - 薄膜トランジスタマトリクス及びその製造方法 - Google Patents
薄膜トランジスタマトリクス及びその製造方法Info
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Description
〔概 要〕 液晶表示装置、エレクトロルミネッセンス等の駆動に
用いる薄膜トランジスタ（TFT）マトリクスと、その製
造方法に関し、 製造原価の上昇を招くことなく、短絡欠陥の発生を防
止できるTFTマトリクス構造と、その製造方法の提供を
目的とし、 透明絶縁性基板上に、ゲート電極と、ゲート絶縁膜
と、動作半導体層と、ソースおよびドレイン電極が、こ
の順に積層された構成の薄膜トランジスタを、複数個マ
トリクス状に配列した薄膜トランジスタマトリクスにお
いて、前記ゲート電極が、表面に母材を窒化して形成し
た窒化膜を有するバルブメタル膜からなる構成とし、ま
たその製造方法は、透明絶縁性基板上にバルブメタルを
母材とする膜からなるゲート電極を形成し、次いで、該
ゲート電極の母材表面を窒化した後、ゲート絶縁膜を成
膜する工程を含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置，エレクトロルミネッセンス
等の駆動に用いる薄膜トランジスタ（TFT）マトリクス
と、その製造方法に関する。 薄膜トランジスタマトリクスの製造歩留りは、薄膜ト
ランジスタ（TFT）のゲート・ドレイン間の短絡欠陥お
よびTFT同志を接続するゲートバスラインとドレインバ
スライン間の短絡欠陥に強く依存する。これら欠陥が発
生すると、表示上では線欠陥となり、これは表示装置と
しては致命欠陥となる。 上記欠陥は、ゲート絶縁膜やバスライン間の層間絶縁
膜に生じたピンホールやクラックに起因するもので、ピ
ンホール等を通じてゲート・ドレイン間またはバスライ
ン間に短絡が生じると、短絡箇所に接続された全てのTF
Tに正常な電圧を印加することが不可能となり、線状の
表示不良が生じる。 また、ゲート・ソース間に短絡を生じた場合には、ラ
イン欠陥にはならず点欠陥でとどまるが、これまた表示
品質を低下させる重大な欠陥となる。 従ってTFTのゲート・ドレイン間、および交叉する上
下のバスライン間に介在する絶縁膜には、高い信頼性が
要求される。 〔従来の技術〕 短絡欠陥の発生原因は、上述した如く、薄膜トランジ
スタのゲート絶縁膜およびバスライン間の層間絶縁膜と
して共通に用いている絶縁膜のピンホールやクラックが
発生することにある。 従来の動作半導体層にアモルファスシリコン（ａ−S
i）を用いたTFTマトリクスの構造を第３図に示す。同図
（ｂ）は（ａ）のＡ−Ａ矢視部断面を示す要部断面図で
ある。 １は透明絶縁性基板であるガラス基板、２はTi膜で、
このTi膜２により、ゲート電極Ｇ及びゲートバスライン
GBを形成する。３はSiH4とNH3の混合ガス雰囲気の化学
気相成長（Ｐ−CVD）法で形成したSiN膜からなるゲート
絶縁膜、４はSiH4ガス雰囲気中でＰ−CVD法により形成
した動作半導体層のａ−Si膜、５はPH3をドープしたSiH
4の雰囲気のＰ−CVD法で形成したコンタクト層としての
n+a−Si膜、６はTi膜でドレイン電極Ｄとソース電極Ｓ
を構成し、８はN2OとSiH4の混合ガス雰囲気のＰ−CVD法
で形成した保護膜のSiO2膜、９はポリイミド膜で層間絶
縁膜、DBはAl膜からなるドレインバスライン、Ｅは画素
電極でITO膜７からなる。 〔発明が解決しようとする課題〕 上記従来の構造およびその製造方法では、ゲート絶縁
膜とその延長部は、ピンホールを生じ易いSiN膜３一層
のみであるため、これにピンホールやクラックが発生す
ると、直ちに短絡欠陥を生じる。また、このSiN膜３と
下地のゲート電極Ｇとの密着は必ずしも良くなく、その
上層に形成されるソース電極Ｓおよびドレイン電極Ｄと
保護膜８と境界に加わる機械的ストレスにより、ゲート
絶縁膜であるSiN膜３にクラックが生じ易くなる。 本発明は、製造原価の上昇を招くことなく、短絡欠陥
の発生を防止できるTFTマトリクス構造と、その製造方
法の提供を目的とする。 〔課題を解決するための手段〕 本発明のTFTマトリクスは第１図に示すように、絶縁
性基板上に、表面に母材を窒化して形成した窒化膜11を
有するバルブメタル膜10からなる複数のゲート電極Ｇを
形成し、さらにその上にゲート絶縁膜３を介して動作半
導体層４と、コンタクト層５および金属膜６（ソース・
ドレイン電極膜）を順に形成した構成を特徴とする。 ここでバルブメタルは、Ti,V,Cr,Fe,Mo,Al,Ta,などを
いい、これら金属上の酸化物層が一方向にのみ電流を通
し、逆方向には殆ど電流を通さず、いわゆる弁作用を持
つ金属としてバルブメタル（valve metal）という名称
が与えられている。この定義に属する金属は、周期律表
でIII族のa,bとIVa,Va族に集中している。 本発明はこのバルブメタルが、窒化が容易であり、し
かもその窒化膜はピンホールやクラックのない良好な膜
質を有し、しかもゲート絶縁膜のSiN膜３との親和性に
優れていることを利用したものである。 上記バルブメタル膜は単層であっても積層膜であって
もよい。バルブメタルのうちのアルミニウム（Al）を使
用した上層膜と、アルミニウム以外から選ばれた例えば
タンタル（Ta）からなる下層との二層膜とし、この積層
膜を窒化して表面に窒化膜を形成した構成とすることも
できる。 かかるTFTマトリクスを得る本発明の製造方法は、絶
縁性基板１上に、バルブメタル膜10を形成し、これをゲ
ート電極およびゲートバスラインのパターンに形成した
後、その表面をN2またはNH3雰囲気中で窒化して母材の
窒化膜11を形成し、次いでゲート絶縁膜3,動作半導体層
4,コンタクト層５および金属膜６のようなソース・ドレ
イン膜を順次形成する工程となる。ここでバルブメタル
膜表面の窒化法としては、加熱窒化法，プラズマ窒化
法，或いは加熱プラズマ窒化法を用いることができる。 〔作 用〕 上記バルブメタル膜10の窒化膜11は、母材との密着性
が優れ、且つ、ピンホールやクラックを生じることが無
い。また、その上に積層するゲート絶縁膜３との密着性
も良好である。この結果、ゲート絶縁膜３のピンホール
やクラックに起因する短絡欠陥の発生を防止できる。 さらに，ゲートバスラインGBをゲート電極Ｇと同一工
程で形成すれば、ゲートラインGBの表面にも母材の窒化
膜11が形成されているので、ドレインバスラインDBとの
クロスオーバー部においても、ピンホールやクラックに
起因する短絡の発生がなく、またゲートバスラインGBが
窒化膜で保護されているので、製造工程中での侵食や変
質によるバスライン断線が減少する。 更に、バルブメタルのうち低抵抗金属であるAlと他の
例えばTaとを積層してゲートバスラインを構成した場
合、上記ピンホールやクラックによる短絡欠陥の発生を
防止するばかりでなく、低抵抗のバスラインとすること
ができる。 このようにピンホールによる短絡欠陥の発生を防止で
きるので、製造歩留りを向上することができる。また、
下地ゲート電極Ｇの母材とゲート絶縁膜３との間に、窒
化膜11が形成されるため、ゲート電極Ｇとゲート絶縁膜
３との密着性が向上する。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。な
お、同図（ｊ）〜（ｒ）は、それぞれ（ａ）〜（ｉ）の
Ｂ−Ｂ矢視部断面を示す要部断面図である。 本実施例は、Ｐ−CVD装置のチャンバー中で加熱プラ
ズマにより窒化膜を形成する例である。
用いる薄膜トランジスタ（TFT）マトリクスと、その製
造方法に関し、 製造原価の上昇を招くことなく、短絡欠陥の発生を防
止できるTFTマトリクス構造と、その製造方法の提供を
目的とし、 透明絶縁性基板上に、ゲート電極と、ゲート絶縁膜
と、動作半導体層と、ソースおよびドレイン電極が、こ
の順に積層された構成の薄膜トランジスタを、複数個マ
トリクス状に配列した薄膜トランジスタマトリクスにお
いて、前記ゲート電極が、表面に母材を窒化して形成し
た窒化膜を有するバルブメタル膜からなる構成とし、ま
たその製造方法は、透明絶縁性基板上にバルブメタルを
母材とする膜からなるゲート電極を形成し、次いで、該
ゲート電極の母材表面を窒化した後、ゲート絶縁膜を成
膜する工程を含む構成とする。 〔産業上の利用分野〕 本発明は、液晶表示装置，エレクトロルミネッセンス
等の駆動に用いる薄膜トランジスタ（TFT）マトリクス
と、その製造方法に関する。 薄膜トランジスタマトリクスの製造歩留りは、薄膜ト
ランジスタ（TFT）のゲート・ドレイン間の短絡欠陥お
よびTFT同志を接続するゲートバスラインとドレインバ
スライン間の短絡欠陥に強く依存する。これら欠陥が発
生すると、表示上では線欠陥となり、これは表示装置と
しては致命欠陥となる。 上記欠陥は、ゲート絶縁膜やバスライン間の層間絶縁
膜に生じたピンホールやクラックに起因するもので、ピ
ンホール等を通じてゲート・ドレイン間またはバスライ
ン間に短絡が生じると、短絡箇所に接続された全てのTF
Tに正常な電圧を印加することが不可能となり、線状の
表示不良が生じる。 また、ゲート・ソース間に短絡を生じた場合には、ラ
イン欠陥にはならず点欠陥でとどまるが、これまた表示
品質を低下させる重大な欠陥となる。 従ってTFTのゲート・ドレイン間、および交叉する上
下のバスライン間に介在する絶縁膜には、高い信頼性が
要求される。 〔従来の技術〕 短絡欠陥の発生原因は、上述した如く、薄膜トランジ
スタのゲート絶縁膜およびバスライン間の層間絶縁膜と
して共通に用いている絶縁膜のピンホールやクラックが
発生することにある。 従来の動作半導体層にアモルファスシリコン（ａ−S
i）を用いたTFTマトリクスの構造を第３図に示す。同図
（ｂ）は（ａ）のＡ−Ａ矢視部断面を示す要部断面図で
ある。 １は透明絶縁性基板であるガラス基板、２はTi膜で、
このTi膜２により、ゲート電極Ｇ及びゲートバスライン
GBを形成する。３はSiH4とNH3の混合ガス雰囲気の化学
気相成長（Ｐ−CVD）法で形成したSiN膜からなるゲート
絶縁膜、４はSiH4ガス雰囲気中でＰ−CVD法により形成
した動作半導体層のａ−Si膜、５はPH3をドープしたSiH
4の雰囲気のＰ−CVD法で形成したコンタクト層としての
n+a−Si膜、６はTi膜でドレイン電極Ｄとソース電極Ｓ
を構成し、８はN2OとSiH4の混合ガス雰囲気のＰ−CVD法
で形成した保護膜のSiO2膜、９はポリイミド膜で層間絶
縁膜、DBはAl膜からなるドレインバスライン、Ｅは画素
電極でITO膜７からなる。 〔発明が解決しようとする課題〕 上記従来の構造およびその製造方法では、ゲート絶縁
膜とその延長部は、ピンホールを生じ易いSiN膜３一層
のみであるため、これにピンホールやクラックが発生す
ると、直ちに短絡欠陥を生じる。また、このSiN膜３と
下地のゲート電極Ｇとの密着は必ずしも良くなく、その
上層に形成されるソース電極Ｓおよびドレイン電極Ｄと
保護膜８と境界に加わる機械的ストレスにより、ゲート
絶縁膜であるSiN膜３にクラックが生じ易くなる。 本発明は、製造原価の上昇を招くことなく、短絡欠陥
の発生を防止できるTFTマトリクス構造と、その製造方
法の提供を目的とする。 〔課題を解決するための手段〕 本発明のTFTマトリクスは第１図に示すように、絶縁
性基板上に、表面に母材を窒化して形成した窒化膜11を
有するバルブメタル膜10からなる複数のゲート電極Ｇを
形成し、さらにその上にゲート絶縁膜３を介して動作半
導体層４と、コンタクト層５および金属膜６（ソース・
ドレイン電極膜）を順に形成した構成を特徴とする。 ここでバルブメタルは、Ti,V,Cr,Fe,Mo,Al,Ta,などを
いい、これら金属上の酸化物層が一方向にのみ電流を通
し、逆方向には殆ど電流を通さず、いわゆる弁作用を持
つ金属としてバルブメタル（valve metal）という名称
が与えられている。この定義に属する金属は、周期律表
でIII族のa,bとIVa,Va族に集中している。 本発明はこのバルブメタルが、窒化が容易であり、し
かもその窒化膜はピンホールやクラックのない良好な膜
質を有し、しかもゲート絶縁膜のSiN膜３との親和性に
優れていることを利用したものである。 上記バルブメタル膜は単層であっても積層膜であって
もよい。バルブメタルのうちのアルミニウム（Al）を使
用した上層膜と、アルミニウム以外から選ばれた例えば
タンタル（Ta）からなる下層との二層膜とし、この積層
膜を窒化して表面に窒化膜を形成した構成とすることも
できる。 かかるTFTマトリクスを得る本発明の製造方法は、絶
縁性基板１上に、バルブメタル膜10を形成し、これをゲ
ート電極およびゲートバスラインのパターンに形成した
後、その表面をN2またはNH3雰囲気中で窒化して母材の
窒化膜11を形成し、次いでゲート絶縁膜3,動作半導体層
4,コンタクト層５および金属膜６のようなソース・ドレ
イン膜を順次形成する工程となる。ここでバルブメタル
膜表面の窒化法としては、加熱窒化法，プラズマ窒化
法，或いは加熱プラズマ窒化法を用いることができる。 〔作 用〕 上記バルブメタル膜10の窒化膜11は、母材との密着性
が優れ、且つ、ピンホールやクラックを生じることが無
い。また、その上に積層するゲート絶縁膜３との密着性
も良好である。この結果、ゲート絶縁膜３のピンホール
やクラックに起因する短絡欠陥の発生を防止できる。 さらに，ゲートバスラインGBをゲート電極Ｇと同一工
程で形成すれば、ゲートラインGBの表面にも母材の窒化
膜11が形成されているので、ドレインバスラインDBとの
クロスオーバー部においても、ピンホールやクラックに
起因する短絡の発生がなく、またゲートバスラインGBが
窒化膜で保護されているので、製造工程中での侵食や変
質によるバスライン断線が減少する。 更に、バルブメタルのうち低抵抗金属であるAlと他の
例えばTaとを積層してゲートバスラインを構成した場
合、上記ピンホールやクラックによる短絡欠陥の発生を
防止するばかりでなく、低抵抗のバスラインとすること
ができる。 このようにピンホールによる短絡欠陥の発生を防止で
きるので、製造歩留りを向上することができる。また、
下地ゲート電極Ｇの母材とゲート絶縁膜３との間に、窒
化膜11が形成されるため、ゲート電極Ｇとゲート絶縁膜
３との密着性が向上する。 〔実 施 例〕 以下本発明の一実施例を、第２図により説明する。な
お、同図（ｊ）〜（ｒ）は、それぞれ（ａ）〜（ｉ）の
Ｂ−Ｂ矢視部断面を示す要部断面図である。 本実施例は、Ｐ−CVD装置のチャンバー中で加熱プラ
ズマにより窒化膜を形成する例である。
ガラス基板１上にスパッタリング法を用いて、Ti膜10
を約80nmの厚さに形成し、これの不要部を除去して、ゲ
ート電極ＧおよびゲートバスラインGBのパターンに形成
する。
を約80nmの厚さに形成し、これの不要部を除去して、ゲ
ート電極ＧおよびゲートバスラインGBのパターンに形成
する。
N2またはNH3雰囲気中で、凡そ400℃の温度で、プラズ
マ化学気相成長（Ｐ−CVD）法を施し、母材のTi膜10表
面を窒化し、TiN膜11を約40nmの厚さに形成する。な
お、上記Tiを窒化する時の温度は、加熱プラズマ窒化法
の場合は、300℃〜500℃の範囲、またその反応圧力は凡
そ0.1〜10Torrの範囲で実施でき、単に加熱窒化する場
合より、低い温度で窒化膜を形成できる。 また、プラズマを用いて窒化した場合には、プラズマ
による表面清浄化、平滑化の副次的効果が得られるとい
う利点がある。
マ化学気相成長（Ｐ−CVD）法を施し、母材のTi膜10表
面を窒化し、TiN膜11を約40nmの厚さに形成する。な
お、上記Tiを窒化する時の温度は、加熱プラズマ窒化法
の場合は、300℃〜500℃の範囲、またその反応圧力は凡
そ0.1〜10Torrの範囲で実施でき、単に加熱窒化する場
合より、低い温度で窒化膜を形成できる。 また、プラズマを用いて窒化した場合には、プラズマ
による表面清浄化、平滑化の副次的効果が得られるとい
う利点がある。
次いでＰ−CVD法により、厚さ約300nmのSiN膜3,厚さ
約25nmのａ−Si膜4,厚さ約140nmのSiO2膜８を、連続的
に成膜する。SiN膜３はSiH4とNH3の混合ガス雰囲気,a−
Si膜４はSiH4ガス雰囲気,SiO2膜８はSiH4とN2Oとの混合
ガス雰囲気中で成膜したものである。
約25nmのａ−Si膜4,厚さ約140nmのSiO2膜８を、連続的
に成膜する。SiN膜３はSiH4とNH3の混合ガス雰囲気,a−
Si膜４はSiH4ガス雰囲気,SiO2膜８はSiH4とN2Oとの混合
ガス雰囲気中で成膜したものである。
次いでその上部にポジレジストを塗布形成し、基板１
の裏面より紫外線を照射することにより、ゲート電極Ｇ
と自己整合したレジスト膜20を形成する。
の裏面より紫外線を照射することにより、ゲート電極Ｇ
と自己整合したレジスト膜20を形成する。
このレジスト膜20をマスクとして、緩衝弗酸系エッチ
ング液でSiO2膜８の露出部を選択的に除去し、次いで、
PH3をドープしたSiH4ガスの雰囲気中でＰ−CVD法を施
し、n+a−Si膜５を約50nmの厚さに形成し、その後、真
空蒸着法により、Ti膜６を約100nmの厚さに形成する。
ング液でSiO2膜８の露出部を選択的に除去し、次いで、
PH3をドープしたSiH4ガスの雰囲気中でＰ−CVD法を施
し、n+a−Si膜５を約50nmの厚さに形成し、その後、真
空蒸着法により、Ti膜６を約100nmの厚さに形成する。
アセトンで上記レジスト膜20を除去することにより、
ゲート上部のn+a−Si膜５とTi膜６をリフトオフする。
ゲート上部のn+a−Si膜５とTi膜６をリフトオフする。
次いで、ソース電極及びドレイン電極形成用のレジス
ト膜21を形成する。
ト膜21を形成する。
上記レジスト膜21をマスクとして、Cl系ガスを用いて
プラズマエッチングを行い、Ti膜6,n+a−Si膜5,a−Si膜
４の露出部をエッチング除去して、素子分離を行なうと
ともに、ソース電極Ｓ及びドレイン電極Ｄを形成する。
本工程終了後も、SiN膜３は除去されることなく、表示
部全域に残留する。
プラズマエッチングを行い、Ti膜6,n+a−Si膜5,a−Si膜
４の露出部をエッチング除去して、素子分離を行なうと
ともに、ソース電極Ｓ及びドレイン電極Ｄを形成する。
本工程終了後も、SiN膜３は除去されることなく、表示
部全域に残留する。
ポリイミド膜９と、約500nmの厚さのドレインバスラ
インDB、および厚さ約200nmのITO膜７を形成した後、こ
れらの不要部を除去して、本実施例の薄膜トランジスタ
マトリクスが完成する。 以上説明した本実施例によれば、ゲート電極Ｇは、表
面に母材の窒化膜11が形成された、Ti,Ta等のバルブメ
タル膜10からなる。 上記バルブメタルの窒化膜11は、ピンホールのない緻
密な膜であり、母材およびゲート絶縁膜のSiN膜３との
密着も良好である。 このような窒化膜11をゲート電極Ｇ表面に予め形成し
た後、SiN膜のようなゲート絶縁膜３を成膜するので、
ゲート絶縁膜３自身にもピンホールが生じにくく、ま
た、その上層に形成されるソース電極Ｓおよびドレイン
電極Ｄと保護膜８と境界に加わる機械的ストレスに起因
して、ゲート絶縁膜であるSiN膜３にクラックが生じ易
いという問題も著しく軽減される。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールの無い
信頼性の高い絶縁膜が得られるため、製造歩留りが向上
する。
インDB、および厚さ約200nmのITO膜７を形成した後、こ
れらの不要部を除去して、本実施例の薄膜トランジスタ
マトリクスが完成する。 以上説明した本実施例によれば、ゲート電極Ｇは、表
面に母材の窒化膜11が形成された、Ti,Ta等のバルブメ
タル膜10からなる。 上記バルブメタルの窒化膜11は、ピンホールのない緻
密な膜であり、母材およびゲート絶縁膜のSiN膜３との
密着も良好である。 このような窒化膜11をゲート電極Ｇ表面に予め形成し
た後、SiN膜のようなゲート絶縁膜３を成膜するので、
ゲート絶縁膜３自身にもピンホールが生じにくく、ま
た、その上層に形成されるソース電極Ｓおよびドレイン
電極Ｄと保護膜８と境界に加わる機械的ストレスに起因
して、ゲート絶縁膜であるSiN膜３にクラックが生じ易
いという問題も著しく軽減される。 〔発明の効果〕 以上説明した如く本発明によれば、ピンホールの無い
信頼性の高い絶縁膜が得られるため、製造歩留りが向上
する。
第１図は本発明の構成説明図、 第２図は本発明の一実施例説明図、 第３図は従来のTFTマトリクスの構造例を示す図であ
る。 図において、１は透明絶縁性基板（ガラス基板）、３は
ゲート絶縁膜（SiN膜）、４は動作半導体層（ａ−Si
膜）、５はコンタクト層（n+a−Si膜）、６は金属膜（T
i膜）、７はITO膜、８は保護膜（SiO2膜）、９はポリイ
ミド膜、10はバルブメタル膜（Ti膜）、11はバルブメタ
ルの窒化膜（TiN膜）、Ｇはゲート電極、Ｓはソース電
極、Ｄはドレイン電極、Ｅは画素電極、GBはゲートバス
ライン、DBはドレインバスラインを示す。
る。 図において、１は透明絶縁性基板（ガラス基板）、３は
ゲート絶縁膜（SiN膜）、４は動作半導体層（ａ−Si
膜）、５はコンタクト層（n+a−Si膜）、６は金属膜（T
i膜）、７はITO膜、８は保護膜（SiO2膜）、９はポリイ
ミド膜、10はバルブメタル膜（Ti膜）、11はバルブメタ
ルの窒化膜（TiN膜）、Ｇはゲート電極、Ｓはソース電
極、Ｄはドレイン電極、Ｅは画素電極、GBはゲートバス
ライン、DBはドレインバスラインを示す。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−91675（ＪＰ，Ａ) 特開 昭59−14672（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/136 500
Claims (3)
- 【請求項１】透明絶縁性基板（１）上に、ゲート電極
（Ｇ）と、ゲート絶縁膜（３）と、動作半導体層（４）
と、ソースおよびドレイン電極（S,D）が、この順に積
層された構成の薄膜トランジスタを、複数個マトリクス
状に配列した薄膜トランジスタマトリクスにおいて、 前記ゲート電極が、表面に母材を窒化して形成した窒化
膜（11）を有するバルブメタル膜（10）からなることを
特徴とする薄膜トランジスタマトリクス。 - 【請求項２】透明絶縁性基板上にバルブメタルを母材と
する膜からなるゲート電極を形成し、次いで、該ゲート
電極の母材表面を窒化した後、ゲート絶縁膜を成膜する
工程を含むことを特徴とする請求項１記載の薄膜トラン
ジスタマトリクスの製造方法。 - 【請求項３】前記ゲート電極の母材表面の窒化を、加熱
窒化法，プラズマ窒化法，および加熱プラズマ窒化法の
中から選ばれた一つにより行なうことを特徴とする請求
項２記載の薄膜トランジスタマトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444789A JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27444789A JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136280A JPH03136280A (ja) | 1991-06-11 |
| JP2775909B2 true JP2775909B2 (ja) | 1998-07-16 |
Family
ID=17541816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27444789A Expired - Lifetime JP2775909B2 (ja) | 1989-10-20 | 1989-10-20 | 薄膜トランジスタマトリクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2775909B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600153A (en) * | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
| US5804838A (en) * | 1995-05-26 | 1998-09-08 | Micron Technology, Inc. | Thin film transistors |
| US6501094B1 (en) * | 1997-06-11 | 2002-12-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a bottom gate type thin film transistor |
| US6204521B1 (en) | 1998-08-28 | 2001-03-20 | Micron Technology, Inc. | Thin film transistors |
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-
1989
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| JPH03136280A (ja) | 1991-06-11 |
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