JP3210072B2 - 薄膜トランジスタマトリックス装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリックス
駆動方式の液晶表示パネルに使用される薄膜トランジス
タマトリックス装置とその製造方法に関し、特に表示画
像のコントラストの良い多ラインの表示を可能にするた
めに画素電極とそれに並列に設けられる蓄積容量電極を
有する薄膜トランジスタマトリックス装置とその製造方
法に係わる。

【０００２】なお、本明細書においては、画素電極と接
続される側の薄膜トランジスタ電極をドレイン電極と呼
び、反対側の電流電極をソース電極と呼ぶ。

【０００３】

【従来の技術】アクティブマトリックス駆動方式による
液晶表示パネルはドット表示を行う個々の画素に対して
マトリックス状に薄膜トランジスタ（ＴＦＴ）を配置
し、薄膜トランジスタがオンした時に画素電極と液晶を
挟んだ対向電極間に電圧が印加され、各画素に蓄積容量
によるメモリ機能を持たせて１フィールド走査期間の間
電荷を保持してコントラストよく多ラインの画像表示を
可能としている。

【０００４】図１７にアクティブマトリックス駆動方式
による液晶表示パネルの平面構造を示す。図１７の液晶
表示パネルには、互いに直交してマトリックスを構成す
る多数のゲートバスラインＧＢ１，ＧＢ２，・・・・
と、ソースバスラインＳＢ１，ＳＢ２，・・・・、およ
びゲートバスラインと平行な蓄積容量電極ラインＣ１，
Ｃ２・・・が形成されている。

【０００５】ゲートバスラインとソースバスラインの各
交点に薄膜トランジスタＴ１１，Ｔ１２，・・・Ｔ２
１，Ｔ２２，・・・・が接続されている。薄膜トランジ
スタのドレインは各画素電極Ｐ１１，Ｐ１２，・・・Ｐ
２１，Ｐ２２，・・・・に接続されている。各画素電極
は液晶層を挟んで対向電極と向き合う。

【０００６】薄膜トランジスタのゲート電極はゲートバ
スラインＧＢ１，ＧＢ２，・・・・と接続され、ゲート
ライン駆動回路（図示せず）により同時に駆動する１行
の画素の薄膜トランジスタのゲート電極が選択される。

【０００７】また、薄膜トランジスタのソース電極はソ
ースバスラインＳＢ１，ＳＢ２，・・・・と接続され、
ソースライン駆動回路（図示せず）により画像情報であ
る信号電圧が与えられる。画面を１行ずつ走査すること
により所望の画素をドット表示する。

【０００８】図１８に従来の技術による薄膜トランジス
タマトリックス装置の図１７のＡ−Ａ’線に沿う断面を
示す。図１８の左側が薄膜トランジスタ領域で右側が蓄
積容量領域である。薄膜トランジスタ領域と蓄積容量領
域とは共通のガラス基板４０の上に形成されている。

【０００９】図１８において、透明な絶縁性のガラス基
板４０の上にＡｌ（アルミニウム）とＴｉ（チタン）に
よる２層構造のゲートバスライン（図１７のＧＢ１，Ｇ
Ｂ２，・・・・）に接続したゲート電極４１が形成され
ている。

【００１０】パターニングしたゲート電極４１を覆っ
て、ＳｉＯ₂ （酸化シリコン）とＳｉＮ（窒化シリコ
ン）の２層構造のゲート絶縁膜４２が形成され、その上
にゲート電極４１と対向する位置でプラズマＣＶＤ等に
より成膜されたａ−Ｓｉ（アモルファスシリコン）によ
る動作半導体層４３が形成され、さらにａ−Ｓｉ層４３
の上にＳｉＮによるチャネル保護膜４４が形成されてい
る。

【００１１】さらに、ａ−Ｓｉ層４３と接触するソース
電極４６とドレイン電極４７がオーミックコンタクト形
成用のｎ⁺ 型ａ−Ｓｉ層４５を介して形成され、さらに
ドレイン電極４７と接するＩＴＯ（インジウム錫酸化
物）による透明画素電極４８が形成される。

【００１２】薄膜トランジスタ領域全体がＳｉＮ膜、ア
ルミナ膜等のパッシベーション膜４９で覆われている。
なお、ソース電極４６はソースバスライン（図１７のＳ
Ｂ１，ＳＢ２，・・・・）と接続される。

【００１３】上記の薄膜トランジスタの材料と同じ材料
で蓄積容量部も形成される。すなわち、薄膜トランジス
タ製造工程におけるゲート電極４１の形成と同一工程中
に同じ材料で蓄積容量電極Ｃ１も形成される。また、薄
膜トランジスタのゲート絶縁膜４２の形成と同一工程中
に同じ材料で蓄積電極Ｃ１の上に蓄積容量用の絶縁膜４
２が形成される。

【００１４】さらに、ＩＴＯの画素電極４８が蓄積電極
Ｃ１の上部も覆うよう形成される。画素電極４８と蓄積
容量電極Ｃ１との形成する蓄積容量は画素電極４８と対
向する図示しない対向電極に対し電気的に並列となるよ
うに構成される。

【００１５】このような薄膜トランジスタマトリックス
装置の製造方法を、以下概略的に説明する。ガラス基板
４０の上にスパッタリングによりＡｌとＴｉの２層を連
続的に成膜し、ゲート電極４１、ゲート電極に接続した
ゲートバスライン、蓄積容量電極Ｃ１をホトリソグラフ
ィを用いてパターニングする。

【００１６】続いて、ガラス基板４０全面上にＳｉ
Ｏ₂ 、ＳｉＮの２層をプラズマＣＶＤ等によって成膜
し、ゲート絶縁膜４２を形成する。ゲート絶縁膜４２の
上に、さらにａ−Ｓｉからなる動作半導体層４、ＳｉＮ
層を成膜する。

【００１７】ＳｉＮ層の上にホトレジスト膜を塗布し、
ガラス基板４０下側から露光し、ゲート電極４１に自己
整合したパターンを焼き付ける。続いて上面からゲート
バスライン、蓄積容量電極の部分を含む露光を行なって
チャネル領域となる部分のみを未露光の状態にする。た
とえば、この未露光領域はゲートバスラインから数μｍ
程度離して形成する。

【００１８】このようにして形成したホトレジストマス
クを用いて、ＳｉＮ層をフッ酸系エッチャントでエッチ
ングすることにより、チャネル保護膜４４を形成する。
次に、ｎ⁺ 型ａ−Ｓｉ層、金属電極層を形成し、ホトレ
ジストマスクを用いて電極層、ｎ⁺ 型ａ−Ｓｉ層、ａ−
Ｓｉ動作半導体層をエッチングする。たとえば、エッチ
ングする対象に合わせてエッチングガスを変えたドライ
エッチングによって３層をエッチングし、所定パターン
の動作半導体層４３、ｎ⁺ 型ａ−Ｓｉ層４５、ソース電
極４６、ドレイン電極４７を形成する。

【００１９】その後、ＩＴＯ膜を形成し、パターニング
することによって透明画素電極４８を形成し、さらに薄
膜トランジスタ部分はパッシベーション膜４９によって
覆う。

【００２０】

【発明が解決しようとする課題】以上述べたように従来
の技術においては、蓄積容量電極Ｃ１は薄膜トランジス
タのゲート電極４１と同時に形成し、またゲート絶縁膜
４２と同時に蓄積容量用絶縁膜４２を形成してその上に
ＩＴＯの画素電極４８が形成していた。

【００２１】保護膜４４のパターニングを行なうフッ酸
系エッチャントによるウエットエッチング処理の工程で
は、蓄積容量用絶縁膜４２は動作半導体層に覆われてい
るが、動作半導体層にピンホールがあるとフッ酸系エッ
チャントが蓄積容量電極Ｃ１の上の蓄積容量用絶縁膜４
２を侵してダメージを与える。これにより蓄積容量用絶
縁膜４２の絶縁不良が発生する。

【００２２】また、ソース電極４６、ドレイン電極４
７、半導体層４５、４３をパターニングする際のドライ
エッチングにおいては加速粒子等による蓄積容量用絶縁
膜４２のダメージがあり、これもまた絶縁不良の原因と
なる。

【００２３】蓄積容量用絶縁膜４２の絶縁不良は蓄積容
量電極Ｃ１と画素電極４８との間の電流リークや短絡を
引き起こし表示欠陥を生じる。本発明は、薄膜トランジ
スタの形成時のエッチング工程の際に蓄積容量用絶縁膜
のダメージを低減できる新規な薄膜トランジスタマトリ
ックス装置とその製造方法を提供することを目的とす
る。

【００２４】

【課題を解決するための手段】本発明の薄膜トランジス
タマトリックス装置においては、蓄積容量用絶縁膜を形
成した後に蓄積容量用絶縁膜の上に蓄積容量用絶縁膜を
エッチングの影響から保護するための層を設けた。

【００２５】また、本発明の薄膜トランジスタマトリッ
クス装置の製造方法においては、その蓄積容量用絶縁膜
を保護するための層は薄膜トランジスタの形成工程と同
時に形成される。

【００２６】本発明の一観点によれば、絶縁基板上に信
号バスラインと該信号バスラインと交差するゲートバス
ラインと薄膜トランジスタと蓄積容量電極と画素電極と
を形成した薄膜トランジスタマトリックス装置であっ
て、前記薄膜トランジスタは、前記ゲートバスラインと
接続するゲート電極層と、前記ゲート電極層上に積層さ
れるゲート絶縁層と、前記ゲート絶縁層上に配置した第
１の半導体層からなる能動層と、前記能動層上の第２の
半導体層からなる一対のコンタクト層と、前記能動層を
覆う保護膜と、前記コンタクト層の一方を前記信号バス
ラインに接続するソース電極層と、前記コンタクト層の
他方を前記画素電極に接続するドレイン電極層とを有す
るとともに、前記蓄積容量電極と前記画素電極との交差
領域において、該蓄積容量電極の上に前記ゲート絶縁層
と共通の層をなす絶縁層とその上に配置され前記薄膜ト
ランジスタを形成する他の層の一部と共通の層との積層
体を有し、前記積層体は、前記第１の半導体層又は前記
第２の半導体層のうち少なくとも一方と共通の層をなす
半導体層と前記ドレイン電極層ないしソース電極層と共
通の層をなす金属層との積層を含む薄膜トランジスタマ
トリックス装置が提供される。

【００２７】本発明の他の観点によれば、絶縁基板上に
信号バスラインと該信号バスラインと交差するゲートバ
スラインと薄膜トランジスタと蓄積容量電極と画素電極
とを形成した薄膜トランジスタマトリックス装置の製造
方法であって、（Ａ）前記薄膜トランジスタの、前記ゲ
ートバスラインと接続するゲート電極層と、前記蓄積容
量電極とを同一材料で同時に前記絶縁基板上に形成する
工程と、（Ｂ）前記ゲート電極、前記蓄積容量電極を覆
ってゲート絶縁層を形成する工程と、（Ｃ）前記薄膜ト
ランジスタの部分で前記ゲート絶縁層に接して配置した
第１の半導体層からなる能動層と、前記能動層上の第２
の半導体層からなる一対のコンタクト層と、前記能動層
を覆う保護膜と、前記一対のコンタクト層を前記信号バ
スラインおよび前記画素電極に接続する電極層とを積層
すると同時に、前記蓄積容量電極と前記画素電極との交
差領域で前記ゲート絶縁層の上に前記薄膜トランジスタ
を形成する層の一部と共通の材料で共通の層をなす積層
体とを形成する工程とを有し、前記積層体を形成する工
程（Ｃ）は、前記第１の半導体層又は前記第２の半導体
層のうち少なくとも一方と前記ドレイン電極層ないしソ
ース電極層とを積層する工程と同時に、前記蓄積容量電
極の上方にも前記第１の半導体層又は前記第２の半導体
層のうち少なくとも一方と共通の層をなす半導体層と、
前記ドレイン電極層ないしソース電極層と共通の層をな
す金属層と、を積層して積層体を形成する工程を含む薄
膜トランジスタマトリックス装置の製造方法が提供され
る。

【００２８】

【作用】蓄積容量電極と画素電極とに挟まれた交差部の
蓄積容量用絶縁膜の上に保護層として薄膜トランジスタ
を形成するゲート絶縁膜より上の積層の一部を同時に形
成することにより、その蓄積容量用絶縁膜上の保護層が
薄膜トランジスタ形成時のエッチング工程による蓄積容
量用絶縁膜のダメージを低減する。

【００２９】

【実施例】以下、図１〜図１６を参照して本発明の実施
例による薄膜トランジスタマトリックス装置とその製造
方法について具体的に説明をする。

【００３０】図１と図２は本発明の２つの実施例による
薄膜トランジスタマトリックス装置の断面構造を部分的
に示し、図３は薄膜トランジスタマトリックス装置の平
面構造を部分的に示す。図１と図２はいずれも図３のＢ
−Ｂ線に沿う断面を表す。なお、図１と図２の断面図に
おいて左側の断面は薄膜トランジスタ領域の断面であ
り、右側は蓄積容量領域の断面である。

【００３１】図１に示す実施例の薄膜トランジスタマト
リックス装置の構造は、薄膜トランジスタ領域について
は図１８で説明した従来の構造と基本的に同じである。
すなわち、透明な絶縁性のガラス基板１０の上にまずＡ
ｌとＴｉによる２層構造のゲート電極１１が形成されて
いる。

【００３２】さらに、その上にＳｉＯ₂ とＳｉＮの２層
構造のゲート絶縁膜１２が堆積されており、その上にａ
−Ｓｉによる動作半導体層１３が形成され、ａ−Ｓｉ層
１３の上にＳｉＮによるチャネル保護膜１４が形成され
ている。

【００３３】保護膜１４をパターニングした後、さら
に、ｎ⁺ 型ａ−Ｓｉ膜１５、ＡｌとＴｉによる２層構造
でｎ⁺ 型ａ−Ｓｉ膜１５を介してａ−Ｓｉ層１３とオー
ミック接触するソース電極１６とドレイン電極１７が形
成されている。

【００３４】ここで、電極層上にホトレジストマスクを
形成して、ソース電極１６、ドレイン電極１７、ａ−Ｓ
ｉ層１３、１５をドライエッチングでパターニングす
る。パターニング後、ホトレジストマスクは除去する。

【００３５】さらにドレイン電極１７と接するＩＴＯの
透明画素電極１８が形成され、さらに薄膜トランジスタ
領域全体をＳｉＮ等のパッシベーション膜１９で覆う。
なお、ソース電極１６はソースバスライン（図３のＳＢ
１）と接続される。

【００３６】図１の右側の蓄積容量領域については、透
明ガラス基板１０上にゲート電極１１と同一材料（Ａｌ
とＴｉによる２層構造）で蓄積容量電極２１（図３の平
面図のＣ１に相当する）が形成される。また、薄膜トラ
ンジスタのゲート絶縁膜１２と同一層（ＳｉＯ₂ とＳｉ
Ｎの２層構造）で蓄積電極２１の上に蓄積容量用の絶縁
膜２２が形成される。

【００３７】蓄積容量用絶縁膜２２の上に薄膜トランジ
スタのａ−Ｓｉ層１３およびＳｉＮ保護膜１４と同一材
料のａ−Ｓｉ層２３とＳｉＮ保護膜２４が形成され、パ
ターニングされている。さらにその上に画素電極１８が
覆うように形成される。画素電極１８と蓄積容量電極２
１とが構成する蓄積容量は画素電極１８と対向する図示
しない共通電極に対し電気的に並列となるように接続さ
れる。

【００３８】たとえば、ゲート電極および蓄積容量絶縁
膜の上のゲート絶縁膜１２および蓄積容量絶縁膜２２の
厚さは約３５００Åであり、その上のａ−Ｓｉ層１３、
２３は、厚さ約２５０Åであり、ＳｉＮ保護膜１４、２
４は厚さ約１０００Åである。ａ−Ｓｉ層２３はｉ型で
あり、ほぼ絶縁層として機能する。

【００３９】したがって、蓄積容量電極２１とＩＴＯ画
素電極１８の間の間隔は、従来の技術によれば約３５０
０Åであったものが、本実施例によれば約４７５０Åに
増大する。

【００４０】このため、容量は減少するが、減少の程度
は４割弱であり、甚大な悪影響を与えるほどではない。
逆に、本実施例の場合、後により詳細に説明するよう
に、蓄積容量用絶縁膜２２は常にエッチングから保護さ
れており、エッチングに基づく絶縁不良をほぼ完全に防
止することができる。

【００４１】なお、図３の平面図は図１７のものと基本
的に同一の構造であるので基本的な構造の説明は図１７
の説明で代用して重複する説明は省略する。ただし、図
３の構造では、蓄積容量電極２１（Ｃ１）上のハッチン
グで示した部分にはａ−Ｓｉ層２３とＳｉＮ保護膜２４
とが形成されており、この部分が図１７の従来のものと
相違する。

【００４２】この蓄積容量電極２１（Ｃ１）上に形成し
たａ−Ｓｉ層２３とＳｉＮ保護膜２４は薄膜トランジス
タのチャネル保護膜１４のエッチング工程において蓄積
容量用絶縁膜２２をエッチャントによる浸食から保護す
るための層となる。また、電極１６、１７等のドライエ
ッチングの際にも蓄積容量用絶縁膜２２を保護する。

【００４３】図２は本発明の別の実施例による薄膜トラ
ンジスタマトリックス装置の断面構造を示す。薄膜トラ
ンジスタ領域については図１と同様であり説明は省く。
また、蓄積容量領域については、透明ガラス基板１０上
にゲート電極１１と同一材料（ＡｌとＴｉによる２層構
造）で蓄積容量電極２１（図３の平面図のＣ１に相当す
る）が形成されている。

【００４４】また、薄膜トランジスタのゲート絶縁膜１
２と同一層（ＳｉＯ₂ とＳｉＮの２層構造）で蓄積電極
２１の上に蓄積容量用絶縁膜２２が形成されている。こ
こまでは図１のものと同様である。

【００４５】さらに、蓄積容量用絶縁膜２２の上に薄膜
トランジスタのコンタクト用半導体層１５と同一層でｎ
⁺ 型ａ−Ｓｉ層２５が形成され、ＡｌとＴｉによる２層
構造のソース・ドレイン電極層１６，１７と同一層でＡ
ｌとＴｉによる２層構造の金属膜層２６が形成され、そ
の上に画素電極１８が覆うよう形成されている。

【００４６】この実施例においては、図３の平面図の蓄
積容量電極２１上のハッチングで示す部分に形成された
ｎ⁺ 型ａ−Ｓｉ層２５とＴｉ金属膜層２６は薄膜トラン
ジスタの電極１６、１７等のドライエッチング工程にお
いて蓄積容量用絶縁膜２２を加速イオンから保護するた
めの層となる。

【００４７】チャネル保護膜１４のエッチングにおいて
は、ａ−Ｓｉ層にピンホールがあると蓄積容量絶縁膜２
２が侵食される可能性はあるが、ａ−Ｓｉ層２５は導電
性であり、蓄積容量は従来とほぼ同様の値に保てる。

【００４８】次に、図１と図２の実施例の薄膜トランジ
スタマトリックス装置の製造方法について図４〜図１６
を参照して説明する。図４〜図１６において左側が薄膜
トランジスタ領域であり右側が蓄積容量領域であり、同
一図では左右同時工程を示す。

【００４９】まず図１の実施例の薄膜トランジスタマト
リックス装置の製造方法について説明する。透明ガラス
基板１０をマグネトロンスパッタ装置（図示せず）の真
空容器内に配置する。マグネトロンスパッタ装置は基板
平行移動型で対向ターゲット方式のマグネトロンスパッ
タ電極を有し、基板温度を２５０°Ｃまで加熱できる装
置とする。

【００５０】ガラス基板１０を２５０°Ｃに加熱し、真
空容器内を圧力約０．００５ｔｏｒｒのＡｒ（アルゴ
ン）ガス雰囲気とし、対向ターゲットスパッタリング法
により蒸着源のＡｌをスパッタして図４に示すように基
板１０の表面にＡｌ層１１１を約５００Åの膜厚で形成
する。なお、ガラス基板１０の表面上に予めアルミナ膜
を形成しておけば、Ａｌ層とのなじみが向上する。

【００５１】次に、Ａｌ層１１１の上にゲート電極、ゲ
ートバスラインＧＢ１，ＧＢ２と蓄積容量電極２１（Ｃ
１）のパターンでレジスト膜１０１と１０２とを形成す
る。次に、これらレジスト膜１０１、１０２をマスクと
して燐酸系エッチャントでＡｌ層１１１をエッチング
し、Ａｌパターンを得る。レジスト膜１０１，１０２を
除去した後、図５に示すようにゲート電極１１と蓄積容
量電極２１の第１層目となるＡｌ層１１１を覆ってその
上にスパッタリング等によりＴｉ層１１２を約８００Å
の厚みで成膜する。

【００５２】さらにその上にゲート電極１１と蓄積容量
電極２１のパターンのレジスト膜１０３、１０４を形成
する。たとえば、ホトレジスト層を塗布し、Ａｌのバス
ラインを完全に覆うように露光する。

【００５３】この後、レジスト膜１０３，１０４をマス
クとし、ＢＣｌ₃ ＋Ｃｌ₂ 混合ガスをエッチングガスと
してリアクティブイオンエッチングを行い、マスクパタ
ーン以外のＴｉ層１１２を除去して図６に示すようなＡ
ｌとＴｉによる２層構造のゲート電極１１と蓄積容量電
極２１とを形成する。

【００５４】次に、図７に示すように、Ｐ（プラズマ）
−ＣＶＤ法によりゲート絶縁膜としてＳｉＯ₂ 膜１２
１、ＳｉＮ膜１２２を積層し、さらに動作半導体膜とし
てａ−Ｓｉ膜１３１を、保護膜としてＳｉＮ膜１４１を
連続堆積する。以後、ＳｉＯ₂膜１２１とＳｉＮ膜１２
２との２層構造をゲート絶縁膜１２及び蓄積容量用絶縁
膜２２として表す。

【００５５】さらに、図７のＳｉＮ膜１４１の上にチャ
ネル領域を画定するパターンのレジスト膜１０５と、蓄
積容量電極２１上に蓄積容量絶縁膜の保護層を画定する
パターンのレジスト膜１０６とを同時に形成する。

【００５６】これらのレジスト膜１０５、１０６は一旦
ガラス基板１０側から裏面露光することによってゲート
電極１１、蓄積容量電極２１と自己整合したパターンを
露光し、次に表面側からゲートバスラインとその周囲数
μｍ幅程度の領域を露光することによって作成する。こ
のようにして、レジスト膜１０５、１０６はゲート電極
１１、蓄積容量電極２１と重なるように自己整合的に形
成される。

【００５７】この後、レジスト膜１０５，１０６をマス
クとしてフッ酸系エッチャントを使用してマスク以外の
ＳｉＮ膜１４１をエッチングして除去し、図８のように
薄膜トランジスタのチャネル保護膜１４と蓄積容量電極
の保護膜２４とを残す。

【００５８】さらに、レジスト膜１０５、１０６を剥離
した後、フッ酸系エッチャントでスライトエッチングし
てＳｉＮ保護膜１４，２４の表面の酸化膜を除去して清
浄面を出す。

【００５９】このエッチング工程において、蓄積容量電
極２１上の蓄積容量用絶縁膜２２は、ａ−Ｓｉ層１３１
のみでなく、ＳｉＮ膜２４、レジスト膜１０６に覆われ
ており、たとえこれらの層の一部にピンホールが存在し
ていてもエッチャントによって侵食されることは少な
い。

【００６０】次に、そして図９に示すように、ＰＨ₃ を
ドープしたＳｉＨ₄ のＰ−ＣＶＤ法によりｎ⁺ 型ａ−Ｓ
ｉ膜１１５を形成し、次に薄膜トランジスタのソース・
ドレイン電極となるべきＴｉ膜１６１とＡｌ膜１６２と
をスパッタ法により成膜する。

【００６１】この後の工程におけるエッチング処理にお
いても、蓄積容量絶縁膜２２はその上のａ−Ｓｉ膜１１
５と保護膜２４とによっても保護されているので、加速
イオンやエッチャントによるダメージから保護される。

【００６２】続いて、ソース電極１６とドレイン電極１
７の電極形成用パターンのレジスト膜１０７をＡｌ膜１
６２の上に形成し、これをマスクとしてマスク以外のＡ
ｌ膜１６２を燐酸系エッチャントでエッチングして除去
する。

【００６３】さらにＡｌ膜の下のＴｉ膜１６１とｎ⁺ 型
ａ−Ｓｉ膜１１５及びａ−Ｓｉ膜１３１をＢＣｌ₃ ＋Ｃ
ｌ₂ 混合ガスをエッチングガスとしてリアクティブイオ
ンエッチングを行って除去すると、図１０に示すような
構造を得る。

【００６４】この工程では蓄積容量電極２１上のＡｌ膜
１６２上にはレジストが形成されないために図１０に示
すように蓄積容量部にはＳｉＮ保護膜２４が露出し、薄
膜トランジスタの部分ではＡｌとＴｉによる２層構造の
ソース電極１６とドレイン電極１７が形成され、ゲート
絶縁膜１２は（蓄積容量用絶縁膜２２）全面に残ること
になる。なお、ソース電極１６とドレイン電極１７はと
もにＴｉ膜１６１とＡｌ膜１６２の２層構造である。

【００６５】次いで、図１に示すようにドレイン電極１
７とコンタクトをとってＩＴＯによる画素電極１８を形
成し、ゲート端子部のゲート絶縁膜をケミカルドライエ
ッチングにより除去する。この後、Ｐ−ＣＶＤ法により
保護膜１９として薄膜トランジスタ領域を覆うようにＳ
ｉＮ膜をマスクデポして図１の薄膜トランジスタマトリ
ックス装置が完成する。

【００６６】次に、図２の薄膜トランジスタマトリック
ス装置の製造方法について説明する。図２の構成を製造
する製造方法の前半の工程は図１の構成の製造方法で説
明した図４の工程から図７のレジスト膜を形成する前の
ＳｉＮ膜１４１の成膜工程までと同じである。従って、
本構造方法の説明は図６の製造工程以降の後半の製造工
程について図１１から図１６を参照して説明する。

【００６７】図１１に示すように、Ｐ−ＣＶＤ法により
ゲート電極１１を被い基板１０全面にゲート絶縁膜１２
及び蓄積容量用絶縁膜２２としてＳｉＯ₂ 膜１２１、Ｓ
ｉＮ膜１２２からなる２層を、さらに動作半導体膜とし
てａ−Ｓｉ膜１３１を、保護膜としてＳｉＮ膜１４１を
連続堆積した後、さらに、ＳｉＮ膜１４１の上にチャネ
ル領域を画定するパターンのレジスト膜１０５を形成す
る。

【００６８】レジスト膜１０５は、前述の製造方法同
様、裏面からの自己整合露光と表面からの輪郭露光によ
って作成し、ゲートバスラインから数ミクロンのギャッ
プを有し、ゲート電極１１に重なるように自己整合によ
りパターニングされたものである。なお、図１の構成の
場合（図７）と異なるのは、レジスト膜は蓄積容量部
（図１１右側）のＳｉＮ膜１４１上には形成されない事
である。

【００６９】この後、レジスト膜１０５をマスクとして
フッ酸系エッチャントを使用してマスク以外のＳｉＮ膜
１４１をエッチングして除去して図１２のように薄膜ト
ランジスタのチャネル保護膜１４を形成する。

【００７０】このエッチングにおいては、蓄積容量電極
２１上の蓄積容量用絶縁膜２２は、ａ−Ｓｉ膜１３１の
みによって覆われており、ａ−Ｓｉ膜１３１にピンホー
ルがあるとエッチャントによって侵食される危険性があ
る。但し、この危険性は従来の技術と同様である。

【００７１】ただし、以後の工程では常に蓄積容量用絶
縁膜２２の上には別の膜たとえばａ−Ｓｉ膜２３が形成
されているので、エッチング処理における加速イオンや
エッチャントによるダメージから蓄積容量用絶縁膜２２
を保護することができる。

【００７２】次に、レジスト膜１０５を剥離した後、フ
ッ酸系エッチャントでスライトエッチングしてＳｉＮ保
護膜１４の表面の酸化膜を除去して清浄面を出す。そし
て図１３に示すように、ＰＨ₃ をドープしたＳｉＨ₄ の
Ｐ−ＣＶＤ法によりｎ⁺ 型ａ−Ｓｉ膜１１５を形成す
る。

【００７３】このｎ⁺ 型ａ−Ｓｉ膜１１５からａ−Ｓｉ
膜１３１に不純物が拡散すれば、蓄積容量絶縁膜２２の
上には導電体が配置されることになる。引き続き薄膜ト
ランジスタのソース電極、ドレイン電極となるべきＴｉ
膜１６１をスパッタ法により成膜する。

【００７４】続いて、図１４に示すように、ソース電極
１６とドレイン電極１７の電極形成用パターンのレジス
ト膜１０８ならびに蓄積容量電極２１上部の画素電極と
の交差部（図３のハッチング領域）を覆うレジスト膜１
０９をＴｉ膜１６１の上に形成し、これをマスクとして
マスク以外のＴｉ膜１６１とｎ⁺ 型ａ−Ｓｉ膜１１５、
ａ−Ｓｉ層１３１をＢＣｌ₃ ＋Ｃｌ₂ 混合ガスをエッチ
ングガスとしてリアクティブイオンエッチングを行って
除去する。

【００７５】この後、レジスト膜１０８、１０９を除去
し、図１５で示すように、Ａｌ膜１６２をスパッタ法に
より成膜し、続いてソース・ドレイン電極のパターンの
レジスト膜１１０を形成する。なお、蓄積容量部にはレ
ジスト膜は形成されない。

【００７６】以後の工程においても蓄積容量用絶縁膜２
２の上にはａ−Ｓｉ膜２３、ｎ⁺ 型ａ−Ｓｉ膜１１５、
Ｔｉ膜１６１が覆っており、エッチング処理におけるエ
ッチャントによるダメージから蓄積容量用絶縁膜２２を
保護することができる。

【００７７】次に、図１６で示すように、レジスト膜１
１０をマスクとしてＡｌ膜１６２を燐酸系エッチャント
でエッチングしてソース電極１６とドレイン電極１７を
形成し、蓄積容量部のＡｌ膜１６２も除去する。

【００７８】この工程では蓄積容量電極２１上の絶縁膜
２２の上には、ａ−Ｓｉ層２３、ｎ ⁺ 型ａ−Ｓｉ膜２
５、残ったＴｉ膜１６１による金属膜２６が形成され、
ゲート絶縁膜１２と蓄積容量用絶縁膜２２は全面に残る
ことになる。

【００７９】次いで、図２に示すようにドレイン電極１
７とコンタクトをとってＩＴＯによる画素電極１８を形
成し、ゲート端子部のゲート絶縁膜をケミカルドライエ
ッチングにより除去する。この後、Ｐ−ＣＶＤ法により
ＳｉＮ膜を保護膜１９として薄膜トランジスタ領域を覆
うようにマスクデポして図２の薄膜トランジスタマトリ
ックス装置が完成する。

【００８０】なお、上述の製造方法において、図１９に
示すような装置を用いれば複数種類の絶縁膜を連続成膜
することができる。たとえば、ゲート絶縁膜１２、蓄積
容量用絶縁膜２２としてＡｌ₂ Ｏ₃ 膜、ＳｉＮ膜を連続
成膜することができる。

【００８１】図１９において、円筒状容器５１内の外周
部には９０度間隔でトリメチルアルミニウム（ＴＭＡ）
用ノズル５２、アンモニア用ノズル５３、ジメチルシラ
ン（ＤＭＳ）用ノズル５４、Ｈ₂ Ｏ用ノズル５５が軸方
向に配置され、これらの中間に４個のヒータ５５が配置
されている。

【００８２】中央部には多角柱状のサセプタ５７が回転
軸５８の周囲に回転可能に配置され、その上に複数枚の
ガラス基板５９を載置する。容器５１内を一旦排気し、
サセプタ５７を回転しつつヒータ５５でガラス基板５９
を加熱して所定温度に設定する。ＴＭＡ用ノズル５２か
らＴＭＡを供給し、Ｈ₂ Ｏ用ノズル５５からＨ₂ Ｏを供
給し、プラズマを発生させると、Ａｌ₂ Ｏ₃膜を堆積で
きる。ＤＭＳ用ノズル５４とＨ₂ Ｏ用ノズル５５を用い
ればＳｉＯ₂膜を堆積でき、ＤＭＳ用ノズル５４とアン
モニア用ノズル５３を用いればＳｉＮ膜を堆積できる。

【００８３】原料ガスを変えれば、その他種々の膜を堆
積させることもできる。薄膜トランジスタマトリックス
装置の平面構成も図３のものに限らない。たとえば、図
２０に示すような平面構成を用いることもできる。画素
電極１８を隣接列用のゲートバスラインＧＢ２に重なる
ように形成して蓄積容量を形成する。蓄積容量電極を省
略できるので開口率を向上することが可能である。

【００８４】以上述べた薄膜トランジスタマトリックス
装置を液晶層を挟持しつつ共通電極を形成したもう一方
の基板と組み合わせればアクティブマトリックス型の液
晶表示装置となる。

【００８５】なお、本発明の薄膜トランジスタマトリッ
クッス装置とその製造方法は、以上説明した実施例に限
るものではなく、当業者であれば開示の内容から他の応
用や変更、組み合わせ等が容易に成せるであろう。

【００８６】

【発明の効果】蓄積容量電極と画素電極とに挟まれた交
差部の蓄積容量用絶縁膜の上に保護層として薄膜トラン
ジスタを形成する各層の一部を同時に形成することによ
り、その蓄積容量用絶縁膜上の保護層が薄膜トランジス
タ形成時のエッチング工程による蓄積容量用絶縁膜のダ
メージを低減する。

【００８７】このため、絶縁膜の絶縁不良による蓄積容
量電極と画素電極間の電流リークや短絡を低減し、絶縁
不良による表示不良を低減することができ、信頼性の高
い液晶表示装置を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施例による薄膜トランジスタマトリ
ックス装置の断面図である。

【図２】本発明の別の実施例による薄膜トランジスタマ
トリックス装置の断面図である。

【図３】本発明の実施例の薄膜トランジスタマトリック
ス装置の平面図である。

【図４】本発明の実施例の薄膜トランジスタマトリック
ス装置の製造方法における製造工程を説明する断面図で
ある。

【図５】図４に続く製造工程を説明するための断面図で
ある。

【図６】図５に続く製造工程を説明するための断面図で
ある。

【図７】図６に続く製造工程を説明するための断面図で
ある。

【図８】図７に続く製造工程を説明するための断面図で
ある。

【図９】図８に続く製造工程を説明するための断面図で
ある。

【図１０】図９に続く製造工程を説明するための断面図
である。

【図１１】本発明の別の実施例の薄膜トランジスタマト
リックス装置の製造方法における製造工程を説明する断
面図である。

【図１２】図１１に続く製造工程を説明するための断面
図である。

【図１３】図１２に続く製造工程を説明するための断面
図である。

【図１４】図１３に続く製造工程を説明するための断面
図である。

【図１５】図１４に続く製造工程を説明するための断面
図である。

【図１６】図１５に続く製造工程を説明するための断面
図である。

【図１７】従来の技術による薄膜トランジスタマトリッ
クス装置の平面図である。

【図１８】従来の技術による薄膜トランジスタマトリク
ス装置の断面図である。

【図１９】ＣＶＤ装置の例を示す概略断面図である。

【図２０】本発明の他の実施例による薄膜トランジスタ
マトリックス装置の平面図である。

【符号の説明】

１０・・・・・透明ガラス基板 １１・・・・・ゲート電極 １２・・・・・ゲート絶縁膜 １３・・・・・ａ−Ｓｉ層 １４・・・・・ＳｉＮ保護膜 １５・・・・・ｎ⁺ 型ａ−Ｓｉ膜 １６・・・・・ソース電極 １７・・・・・ドレイン電極 １８・・・・・ＩＴＯ画素電極 １９・・・・・保護膜 ２１・・・・・蓄積容量電極 ２２・・・・・蓄積容量用絶縁膜 ２３・・・・・ａ−Ｓｉ層 ２４・・・・・ＳｉＮ保護膜 ２５・・・・・ｎ⁺ 型ａ−Ｓｉ膜 ２６・・・・・金属膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1368

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 絶縁基板上に信号バスラインと該信号バ
   スラインと交差するゲートバスラインと薄膜トランジス
   タと蓄積容量電極と画素電極とを形成した薄膜トランジ
   スタマトリックス装置であって、 前記薄膜トランジスタは、前記ゲートバスラインと接続
   するゲート電極層と、前記ゲート電極層上に積層される
   ゲート絶縁層と、前記ゲート絶縁層上に配置した第１の
   半導体層からなる能動層と、前記能動層上の第２の半導
   体層からなる一対のコンタクト層と、前記能動層を覆う
   保護膜と、前記コンタクト層の一方を前記信号バスライ
   ンに接続するソース電極層と、前記コンタクト層の他方
   を前記画素電極に接続するドレイン電極層とを有すると
   ともに、 前記蓄積容量電極と前記画素電極との交差領域におい
   て、該蓄積容量電極の上に前記ゲート絶縁層と共通の層
   をなす絶縁層とその上に配置され前記薄膜トランジスタ
   を形成する他の層の一部と共通の層との積層体を有し、 前記積層体は、前記第１の半導体層又は前記第２の半導
   体層のうち少なくとも一方と共通の層をなす半導体層と
   前記ドレイン電極層ないしソース電極層と共通の層をな
   す金属層との積層を含む薄膜トランジスタマトリックス
   装置。
2. 【請求項２】 絶縁基板上に信号バスラインと該信号バ
   スラインと交差するゲートバスラインと薄膜トランジス
   タと蓄積容量電極と画素電極とを形成した薄膜トランジ
   スタマトリックス装置の製造方法であって、 （Ａ）前記薄膜トランジスタの、前記ゲートバスライン
   と接続するゲート電極層と、前記蓄積容量電極とを同一
   材料で同時に前記絶縁基板上に形成する工程と、 （Ｂ）前記ゲート電極、前記蓄積容量電極を覆ってゲー
   ト絶縁層を形成する工程と、 （Ｃ）前記薄膜トランジスタの部分で前記ゲート絶縁層
   に接して配置した第１の半導体層からなる能動層と、前
   記能動層上の第２の半導体層からなる一対のコンタクト
   層と、前記能動層を覆う保護膜と、前記一対のコンタク
   ト層を前記信号バスラインおよび前記画素電極に接続す
   る電極層とを積層すると同時に、前記蓄積容量電極と前
   記画素電極との交差領域で前記ゲート絶縁層の上に前記
   薄膜トランジスタを形成する層の一部と共通の材料で共
   通の層をなす積層体とを形成する工程とを有し、 前記積層体を形成する工程（Ｃ）は、 前記第１の半導体層又は前記第２の半導体層のうち少な
   くとも一方と前記ドレイン電極層ないしソース電極層と
   を積層する工程と同時に、前記蓄積容量電極の上方にも
   前記第１の半導体層又は前記第２の半導体層のうち少な
   くとも一方と共通の層をなす半導体層と、前記ドレイン
   電極層ないしソース電極層と共通の層をなす金属層と、
   を積層して積層体を形成する工程を含む薄膜トランジス
   タマトリックス装置の製造方法。